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原创 FPGA-Learning-Record · 博客总目录

基于HDL的FPGA逻辑设计本人于2024/3/1起开始接触FPGA，写此博客以记录并监督自己的学习历程。

2024-04-06 09:47:24 726

原创 ZYNQ项目实战 — 基于ADC128S102的简单电压表设计

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2024-04-06 13:51:30 679

原创基于SDK+C ZYNQ开发 — 基于ADC128S102的简单电压表设计 — 数码管显示部分

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2024-04-06 12:37:10 224

原创基于SDK+C ZYNQ开发 — 基于ADC128S102的简单电压表设计 — 电压采集部分

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2024-04-05 21:50:00 590

原创 FPGA项目实战 — 串口接收、RAM存储、RGB接口TFT显示

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2024-03-30 21:38:25 555

原创基于vivado+Verilog FPGA开发 — GT收发器

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2024-03-26 11:46:09 1021

原创基于vivado+Verilog FPGA开发 — 基于AD9767高速DAC的DDS信号发生器

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2024-03-14 20:50:11 835 1

原创基于vivado+Verilog FPGA开发 — 基于线性序列机的SPI接口DAC TLV5618逻辑控制

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2024-03-12 11:35:55 451 1

原创基于vivado+Verilog FPGA开发 — 基于线性序列机的SPI接口ADC128S102逻辑控制

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2024-03-11 19:23:07 584

原创基于vivado+Verilog FPGA开发 — 数码管动态扫描显示v2.0 — 使用 74HC595串转并芯片节省FPGA引脚资源

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2024-03-11 10:10:58 423

原创基于vivado+Verilog FPGA开发 — 数码管动态扫描显示v1.0 — IO直驱

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2024-03-10 17:30:45 361 1

原创基于vivado+Verilog FPGA开发 — 使用状态机实现按键消抖

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2024-03-10 12:19:07 390 1

原创基于vivado+Verilog FPGA开发 — 串口接收模块 — 要求：接收8位，无校验位，1位停止位

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2024-03-09 12:20:56 160

原创基于vivado+Verilog FPGA开发 — 串口发送模块 — 要求：波特率为9600、8位数据位、1位停止位、无校验位无流控功能、每1s发送一次当前8位拨码开关的值

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2024-03-08 19:58:19 243 1

原创 STM32HAL库开发—关于CubeIDE的安装

CubeIDE的安装与汉化

2022-04-01 21:45:05 1081

原创 Arduino造轮子—红外遥控器

Arduino造轮子—红外遥控器

2022-03-11 12:24:40 420

原创 Arduino造轮子—Flash&SRAM优化代码

造轮子—Flash&SRAM优化代码

2022-03-09 22:34:34 553

原创 Arduino造轮子—智能小夜灯

造轮子—智能小夜灯

2022-03-09 22:31:39 1328

原创 Arduino造轮子—MeArm机械臂

造轮子——MeArm

2022-03-09 22:30:40 836

原创打造个人知识库网站(Docsify＋GitHub Page)

Docsify+GitHub Page 打造个人知识库网站

2022-03-09 19:58:07 10902 1

原创打造个人博客网站(Hexo＋Next＋GitHub)

Hexo+Next+GitHub 打造个人博客网站

2022-03-09 19:44:56 6877

原创关于·Blog&知识库

Redamancy785’s Blog : https://happymrli.github.io/野生钢铁侠の知识库 : https://mrli123456789.github.io/

2022-03-09 18:18:06 238 1

原创 51单片机 — 避障小车

2021-11-11 16:21:19 2641 2

原创 51单片机 — MorseCode、《晴天》、计时器）

2021-11-10 18:57:38 2346 1

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