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RSS订阅原创 VCS仿真时延无输出问题
在verilog仿真时，为了表征某段连线上的时间延迟，一般通过在连续赋值语句中增加时间延迟。如 assign #10 b=a;注意该表达式是不可综合的，一般用在仿真模型中。经过检查发现：vcs仿真时，时间延迟语句的延时时间不能超过一个周期，若延时超过一个周期则无输出，如上所示。延时短于一个周期则可以正常输出。但实际电路无此要求，该问题仅是vcs的仿真处理问题。
2024-09-27 16:10:47
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原创 FPGA config模式配置
FPGA产品在config阶段一般支持多种配置模式，不同模式之间配置方式以及接口不一样，以下是一些常用的配置模式。
2024-09-03 16:54:39
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原创 修改文件默认打开方式失败-解决方案
10. 打开command后可以发现，现在数据栏下面的地址应该就是你之前的默认地址，修改完地址后导致文件找不到默认程序，把地址修改为现在使用的地址。在win系统中，文件与打开方式的关联关系是通过注册表控制的，因此想要解决该问题根源上还要从注册表解决。7. 数据栏就是这个文件的文件类型标识符，打开文件类型的软件就要和这个值对应起来。8. ctrl+f打开搜索框，输入gowin_project_file搜索。4. ctrl+f 打开搜索命令，也可以在菜单栏找到搜索命令。1. WIN+R调出“运行”命令框。
2024-07-09 14:16:08
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原创 模拟电路采用流水线设计原理及优势
若是纯组合逻辑设计，则总的延迟为四级延迟相加（假设每级延迟时间相同），即4*T，即每次数据传输完成都需要4T时间。若是采用流水线设计，则首次延迟时间为4*T+4Tco，其中Tco为FF传输延迟时间，但是从第二次开始，每次传输延时仅需要T+Tco，并且Tco的时间一般相较于T会比较小。采用流水线设计的优势将会非常明显。pipeline设计就是在每一级中加入寄存器暂存中间数据，K级流水线设计就是在组合逻辑的输入到输出中插入了K个寄存器，上一级的输出作为下一级的输入而又无反馈回路。
2024-07-08 17:25:34
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原创 ubuntu解决安装gcc-4.8和g++-4.8
vcs安装时需要安装gcc和g++编译器，但是在最近的ubuntu版本中不支持安装4.8版本，以下方式可以解决。
2024-07-08 14:26:25
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原创 makefile运行vcs模板
makefile是由target和dependency构成的，target就是运行make后要干什么事情；dependency就是告诉make如何去做。
2024-07-08 11:23:07
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原创 删除文件夹中所有的某一类文件
部分软件在运行时会产生log文件，用于记录信息，但是长时间积累下来该类文件数目庞大，且占用大量空间，手动删除非常耗时且笨拙，通过python脚本递归删除将非常的银杏~~~
2024-07-08 09:38:27
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原创 linux下模拟重定向生成所有文件的绝对路径
在linux系统中，vcs仿真时需要把该文件夹下所有文件重定向到一个文件中,直接使用重定向输出时仅生成该文件的相对路径，移植到其他目录时无法使用。以下通过python脚本模拟重定向功能生成所有文件的绝对路径。
2024-07-05 17:22:29
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