VCS仿真时延无输出问题

        在verilog仿真时，为了表征某段连线上的时间延迟，一般通过在连续赋值语句中增加时间延迟。如 assign #10 b=a; 注意该表达式是不可综合的，一般用在仿真模型中。

        vcs仿真时发现该时间延迟语句无输出，如下所示：

        经过检查发现：vcs仿真时，时间延迟语句的延时时间不能超过一个周期，若延时超过一个周期则无输出，如上所示。延时短于一个周期则可以正常输出。

        但实际电路无此要求，该问题仅是vcs的仿真处理问题。