模拟电路采用流水线设计原理及优势

        pipeline是高性能、大规模运算系统中广泛使用的设计方法，以下将对传统组合逻辑设计和流水线设计进行对比。

              pipeline设计就是在每一级中加入寄存器暂存中间数据，K级流水线设计就是在组合逻辑的输入到输出中插入了K个寄存器，上一级的输出作为下一级的输入而又无反馈回路。

         若是纯组合逻辑设计，则总的延迟为四级延迟相加（假设每级延迟时间相同），即4*T，即每次数据传输完成都需要4T时间。若是采用流水线设计，则首次延迟时间为4*T+4Tco，其中Tco为FF传输延迟时间，但是从第二次开始，每次传输延时仅需要T+Tco，并且Tco的时间一般相较于T会比较小。采用流水线设计的优势将会非常明显。

        插入FF寄存器将会占用较多面积，这是典型的面积换取速度的设计方法。