【无标题】

FPGA 之zedboard 系列1PL-block design搭建HDMI框架

背景和需求

   项目需求是通过自己写zedboard的PL和PS端，通过AD采集数据，处理数据后生成可视化窗口，并且将图片数据从HDMI传输到显示屏。在这个过程中和HDMI相关的过程主要包括数据可视化、数据传输显示过程，首先可视化过程应该是在PS端将数据处理成波形窗口，并且设置好窗口的整个尺寸和规格，以及整个背景窗口的大小和填充；然后就是数据传输显示过程，这个过程把我给整蒙了，理论上来讲的话，直接在BD里面搭好框架，按照adv7511芯片的配置要求连接好就可以产生图片输出的，但是看完7511芯片和zedboard本身的userguide之后人有点麻了，PS端需要配置的寄存器有点多，又因为zedboard的板子比较老，例程多种多样（这里就不得不吐槽xilinx版本迭代过程中弱的一批的兼容性了 ），我没有跑成功过一个例程，其中包括zedboard开发商网页（zedboard.org）上提供的例程（其中甚至有详细的操作指南，但是由于IP已经停用，根本跑不起来），adv7511的开发商提供的no-os例程（用的命令行和cygwin做整个项目的编译，很高端但是没啥卵用），以及xilinx官网上提供的教程，最离谱的后两个我特么走完全程没报错，但是烧到板子上没反应，此刻深觉debug的重要性，而且对于zedboard来说，需要开发者掌握交叉Pl-PSdebug的高级能力。

基础知识

   这个项目要求的PL端硬件编程和PS端寄存器级C/C++编程，除此以外就是按照userguide去配置各种寄存器，还有就是掌握HDMI传输视频的原理。我不打算在里面列一堆的基础知识和原理，因为太繁杂了，但是可以指条明路，比如视频传输机制的话，在上面提到的xilinx教程里挺详细的，而PS端的ARM编程只能硬着头皮自己摸索（后面整合模块时估计还得开中断，有点麻了，两端都有中断得配），反正古早一点的单片机都是这么个开发方式，而PL端的话尽量先用好BD吧，BD真香。

进入主题：block design（BD）搭建zedboard的PL端硬件平台

    由于之前妄图摘取别人的例程（做缝合怪）拼凑自己的平台，导致对于BD中的每个IP和功能和机制了解十分的浅薄，所以我还是先从项目需要用到的IP核给认真了解了一下，前述的xilinx教程在这一点上讲的很清楚（好吧其实不是很清楚，而是他附上了每个IP的说明书，作者很友好，我私信他甚至帮我解决了vivado版本迭代出现的脚本缺失问题）
   首先zynq PS这个IP不用多讲了，主要就是启动相关的资源比如说IIC和uart接口，就相当于把zedboard的PS部分例化在了硬件部分中，然后在硬件部分中搭建各个模块去和PS端连接，主要得学会配置它的时钟，当前阶段只需要按照adv7511最基本的需求配置好接口即可；其次就是整个数据流的问题了，首先，我才用了TPG（test pattern generator）这个IP生成显示所需的数据内容，也就是生成彩条图像数据的IP，然后就是两个头大的核心模块：VTC（video timing control）和axi4-stream to video， 其中对于TPG产生的数据内容，主要是传输到axi 转视频这个IP中（二者中间需要加个subset convertor），axi4这个IP主要把数据转换成图片格式输出，我选的是RGB格式。 而VTC模块的主要是用来产生视频流的控制信号，包括hsync、Vsync、h/v blank 等信号。
按我的理解，视频从axi4这个接口应该可以直接输出给adv7511的吧，但是在PS端需要配置寄存器使CPU选中7511芯片，而完成这一任务则可通过PS端的IIC或PL端的IIC实现。

大概的内容包括这些，要实现基础的彩条显示的话，我估计还得再配一下时钟，进一步优化的话得在TPG之后添加缓冲

接下来就是常规的create wrapper和generate output 并且导出硬件平台了。我之前照着例程导出来的平台甚至无法在vitis上搞helloworld，好像连uart都没启用，但是代码确实烧上去了，烧了不跑。。。。

遇到的问题整理：摸河阶段遇到了很多弱智的问题，但是没办法，都需要自己全方位的考虑解决：

1. Vivado系统设置的text editor：

  把那个sigasi换了！！！！这个玩意儿会把vivado整个弄得卡的不行，vivado在生成比特流的时候会因为这么一个syntax check的工具直接死机，即使你的bit流文件已经生成完成了,换这个的方法：tools->settings->text editor->syntax check

2. 好好吐槽一下xilinx的版本迭代和起名艺术：

  vivado从ISE进化到如今的vivado @ML， 虽然说容量和性能确实有所优化提升，但是论兼容性这B软件真是一版不服一版，老的版本沿用已经停止提供服务的IP，我甚至找不到这些IP的介绍文档，也就是说老版本的vivado建立的工程有时候新版本无法模仿也无法更改，甚至于跑不了仿真，因为新版本里面IP核库没有之前的版本了；最绝的是xilinx还不提供这些老版本IP的获取渠道，外面找不到，只能通过老版本的Vivado安装从而使用。
还有就是SDK，xilinx官方真的是怎么说呢，脑子装的到底是什么玩意儿，SDK改成Vitis也就算了，你HLS工具要做成独立的软件也算了，但为什么HLS工具不是蹭vivado就是蹭Vitis呢，我还想不通为啥我的Vitis和别人的SDK差别那么大，原来我™开的是vitis HLS。
上述大概的情况时，xilinx为了把软件端的地位提升到硬件端齐平， 吧原属于vivado的SDK附件做成立另一个独立软件就叫Vitis，然后另外一个软件早年叫做vivado HLS， 后来又改成了Vitis HLS，我就想吐槽xilinx官方难道只认识这两个单词吗。。。。。HLS这个工具虽然离我的项目很远，但是跑过一点小例程之后感觉性能和效果相较于ML可观多了，high level synthesis 感觉有一种融合硬软的趋势，而且优化方法也很牛

3. Vitis端开发tips

  首先就是，先把硬件端的信号流给整通了，不然硬件平台的问题在Vitis上很那de出来；然后上手先拿helloworld模板跑一下连通，基于模板去做点拓展检验一下要用到的功能

总结

  现在对整个项目的思路是有了，但是一想到细节人就麻了，其实照这个框架打下去很快就可以显示彩条，我现在比较担心的是显示屏那边可能有问题；另外，在TPG这个IP可以做点加工，因为我的视频数据不是来自摄像头或其他数据源，而是自己产生一帧一帧的图片，图片的内容其实很简单，除了静止的背景大图、波形窗口图和控制按钮，还有就是波形窗口中实时更新的波形，这个波形肯定由PS端数据处理后产生，那么其余的静止模块应该是可以在TPG模块内进行预置的，等我再细细研究一下这个IP核，反正zynq book里面有关于IP核重用的手段

还有就是在这里附点有用的资料吧，我真想不明白人家官网免费的东西到了CSDN居然是付费的。。。。好的，我这边传好了，不是很想附上链接，所以到我主页找吧
感觉审核不会给过，如果没过审的话想要的人可以私信我