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Verilog HDLBits 第二十四期:5.1 Verification :Writing Testbvenches(5.1.1-5.1.5)
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第五章Circuits的学习,本期的内容是5.1 Verification :Writing Testbvenches(5.1.1-5.1.5)5.1.1 Clock(Tb/clock) 我们为您提供了一个包含以下声明的模块:module dut ( input clk ) ;编写一个testbench,创建模块dut的一个实例(任何实例名称都可以原创 2022-02-09 11:13:14 · 1658 阅读 · 0 评论 -
Verilog HDLBits 第二十三期:4.2 Build a circuit from a simulation waveform(4.2.1-4.2.10)
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第四章Circuits的学习,本期的内容是Build a circuit from a simulation waveform(4.2.1-4.2.10)4.2.1 Combinational circuit 1(Sim/circuit1) 这是一个组合电路。读取仿真波形,确定电路的功能,然后实施。Solution:module top_mod.原创 2022-02-09 10:15:21 · 1168 阅读 · 0 评论 -
Verilog HDLBits 第二十二期:4.1 Finding bugs in code(4.1.1-4.1.5)
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第四章Circuits的学习,本期的内容是Finding bugs in code(4.1.1-4.1.5)3.3.1 Counter with period 1000(Exams/review2015 count1k) 构建一个计数范围为0到999(含0到999)的计数器,周期为1000个周期。复位输入是同步的,应将计数器重置为0。Soluti.原创 2022-02-08 14:23:01 · 420 阅读 · 0 评论 -
Verilog HDLBits 第二十一期:3.3.1 Building larger circuits(3.3.1-3.3.7)
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是Building larger circuits(3.3.1-3.3.7)原创 2022-02-08 11:53:54 · 995 阅读 · 1 评论 -
Verilog HDLBits 第二十期:3.2.10 Finite State Machines(3.2.5.27-3.2.5.33)
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是Finite State Machines有限状态机的第六小节(3.2.5.27-3.2.5.33)3.2.5.27 Q6b:FSM next-state logic(Exams/m2014 q6b) 考虑下面显示的状态机,它有一个输入W和一个输出z。假设您希望使用三个触发器和状态代码y[3:1]=000,0.原创 2022-01-30 14:20:03 · 688 阅读 · 0 评论 -
Verilog HDLBits 第十九期:3.2.9 Finite State Machines(3.2.5.21-3.2.5.26)
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是Finite State Machines有限状态机的第五小节(3.2.5.21-3.2.5.26)3.2.5.21 Q8:Design a Mealy FSM(Exams/ece241 2013 q8) 实现一个 Mealy 型有限状态机,该状态机可识别名为 x 的输入信号上的序列"101"。您的 FSM 应具有输出信原创 2022-01-29 13:50:56 · 965 阅读 · 0 评论 -
Verilog HDLBits 第十八期:3.2.8 Finite State Machines(3.2.5.14-3.2.5.20)
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是Finite State Machines有限状态机的第四小节(3.2.5.14-3.2.5.20)3.2.5.14One-hot FSM(Fsm onehot) 给定以下具有一个输入和两个输出的状态机。假设该状态机使用独热编码,其中state[0]到state[9]分别对应于状态S0到S9。除非另有规定,否..原创 2022-01-28 00:02:07 · 828 阅读 · 0 评论 -
Verilog HDLBits 第十七期:3.2.7 Finite State Machines(3.2.5.10-3.2.5.13)
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是Finite State Machines有限状态机的第三小节(3.2.5.10-3.2.5.13)3.2.5.10 Lemmings1(Lemmings1)Lemmings 游戏涉及大脑相当简单的小动物。如此简单,我们将使用有限状态机对其进行建模。下面是一输入一输出四状态的摩尔状态机的状态转移表。使用以下状态编码.原创 2022-01-22 23:13:52 · 613 阅读 · 0 评论 -
Verilog HDLBits 第十六期:3.2.6 Finite State Machines(3.2.5.5-3.2.5.9)
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)失踪人口回归,这个寒假想把hdlbits刷完!从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是Finite State Machines有限状态机的第二小节(3.2.5.5-3.2.5.9)3.2.5.5 Simple FSM 1(asynchoronous reset) (Fsm1)这是一个摩尔状态机,有两种状态,单输入单输出。请实现这个状态机。请注意,复位状态为原创 2022-01-19 10:04:04 · 687 阅读 · 0 评论 -
Verilog HDLBits 第十五期:3.2.5 Finite State Machines(3.2.5.1-3.2.5.4)
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是3.2.5 Finite State Machines有限状态机的第一小节(3.2.5.1-3.2.5.4)3.2.5.1 Simple FSM 1(asynchoronous reset) (Fsm1)这是一个摩尔状态机,有两种状态,单输入单输出。请实现这个状态机。请注意,复位状态为 B。本练习与fsm1s相似,但是.原创 2022-01-01 20:15:48 · 427 阅读 · 0 评论 -
Verilog HDLBits 第十四期:3.2.4 More Circuits
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是3.2.4 More Circuits3.2.4.1 Rule 90(Rule90)规则很简单。有一维单元格数组(打开或关闭)。在每个时间步,每个单元格的下一个状态是该单元格的两个当前邻居的异或。表达此规则的一种更详细的方式是下表,其中单元格的下一个状态是其自身及其两个邻居的函数:(“rule90”这个名字来自阅..原创 2021-12-29 12:02:40 · 1815 阅读 · 0 评论 -
Verilog HDLBits 第十三期:3.2.3 Shift Registers
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是3.2.3 Shift Registers3.2.3.1 4-bit Shift Register(shift4)构建一个四位移位寄存器构建一个4位二进制计数器,从0到15(含)计数,周期为 16。复位输入是同步的,应将计数器复位为 0。Solution:module top_module ( i.原创 2021-12-27 16:14:22 · 2490 阅读 · 0 评论 -
Verilog HDLBits 第十二期:3.2.2 Counters
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是3.2.1 Latches and Flip-Flops3.2.2.1 Four-bit binary counter(Count15)构建一个4位二进制计数器,从0到15(含)计数,周期为 16。复位输入是同步的,应将计数器复位为 0。Solution:module top_module ( in..原创 2021-12-20 20:01:29 · 2154 阅读 · 2 评论 -
Verilog HDLBits 第十一期:3.2.1 Latches and Flip-Flops
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是3.2.1 Latches and Flip-Flops3.2.1.1 D flip-flop(Dff)D触发器是一种存储1位并在时钟信号上升沿定期更新的电路。D触发器由逻辑综合器在使用时序always块时创建。D触发器是“组合逻辑块后跟触发器”的最简单形式,其中组合逻辑部分只是一个wire信号。创建单个D触发器..原创 2021-12-14 15:52:24 · 2472 阅读 · 0 评论 -
Verilog HDLBits 第十期:3.1.4 Karnaugh Map to circuit
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是3.1.4 Karnaugh Map to circuit3.1.4.1 3-varible(Kmap1)实现下面卡诺图描述的电路。在写代码之前尝试简化卡诺图。请尝试和之积、积之和的形式。创建一个半加器,半加器将两位相加(无进位)并产生一个sum和carry out。期望的答案长度:2行Solution.原创 2021-12-11 11:24:27 · 892 阅读 · 0 评论 -
Verilog HDLBits 第九期:3.1.3 Arithmetic Circuits
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是3.1.3Arithmetic Circuits3.1.3.1 Half adder(Hadd)创建一个半加器,半加器将两位相加(无进位)并产生一个sum和carry out。期望的答案长度:2行Solution:module top_module( input a, b, output c.原创 2021-12-08 16:40:38 · 543 阅读 · 0 评论 -
Verilog HDLBits 第八期:3.1.2 Multiplexer
目录前言3.1.1.1Wire(Exams/m2014 q4h)Solution:3.1.1.2GND(Exams/m2014 q4i)Solution:3.1.1.3NOR(Exams/m2014 q4e)Solution:3.1.1.4Another gate(Exams/m2014 q4f)Solution:3.1.1.5Two gates(Exams/m2014 q4g)Solution:3.1.1.6 More logicgates(G...原创 2021-12-07 11:22:23 · 1127 阅读 · 0 评论 -
Verilog HDLBits 第七期:3.1.1Basic gates
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第三章Circuits的学习,本期的内容是3.1.1Basic gates3.1.1.1Wire(Exams/m2014 q4h)实现以下电路:Solution:module top_module ( input in, output out); assign out = in ;endmodule简简单单的wir..原创 2021-12-02 15:58:21 · 940 阅读 · 0 评论 -
Verilog HDLBits 第六期:2.5More Verilog Features
目录前言2.5.1Conditional temary operator(Conditional)A bit of practiceSolution:2.5.2Reductionoperator(Reduction)A bit of practiceSolution:2.5.3Reduction:Even wider gates (Gates100)Solution:2.5.4Combinational for-loop:Vector reversa...原创 2021-11-23 23:21:50 · 562 阅读 · 0 评论 -
Verilog HDLBits 第五期:2.4Procedures
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第二章Verilog Language的学习,本期的内容是2.4Procedures2.4.1Always blocks(combinational) (Alwaysblock1)由于数字逻辑电路是由用wire连接的逻辑门组成的,因此任何电路都可以表示为模块和赋值语句的组合。然而,有时这不是描述电路最方便的方法。always过程块提供了描述电路的另一种方法...原创 2021-11-23 11:11:31 · 817 阅读 · 0 评论 -
Verilog HDLBits 第四期:2.3Modules:Hierarchy
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们继续HDLbits第二章Verilog Language的学习,本期的内容是2.3Modules结构2.3.1Modules(Module)Vector(向量)使用一个名称来对相关信号进行分组,以便操作。举个例子, wire [7:0] w ; 定义了一个名字为w的8位向量,这与定义8个独立的wire信号等价。请注意:向量的声明将维度放在向量名称之前,与C语言的语法不同。但是选择原创 2021-11-20 16:51:08 · 1196 阅读 · 1 评论 -
Verilog HDLBits 第三期:2.2Vectors
前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们进入HDLbits第二章Verilog Language的学习,本期的内容是2.2Vectors2.2.1Vectors(Vector0)创建一个单输入、单输出的模块,它就是wire型。不同于现实中的导线,在Verilog里线网型(和其他信号)是有方向的。这意味着信息单向流动,从source(通常只有一个,可简单理解为发送端)流向sinks(可以有多个,可简单理解为接收端),so原创 2021-11-07 23:11:48 · 1746 阅读 · 0 评论 -
Verilog HDLBits 第二期:2.1Verilog Language-Basics
目录Problem 0:Getting Started问题描述:Solution:Problem 1:Zero问题描述:Solution:前言HDLbits网站如下Problem sets - HDLBits (01xz.net)从本期开始我们进入HDLbits第二章Verilog Language的学习,本期的内容是2.1Basics,还是比较基础,话不多说我们直接开始!2.1.1Simple Wire(Wire)创建一个单输入、单输出的模块,...原创 2021-11-02 22:08:54 · 634 阅读 · 0 评论 -
Verilog HDLBits 第一期:Getting Started
HDLbits网站如下Problem sets - HDLBits (01xz.net)Problem 0:Getting Started欢迎来到HDLbits!刚开始学习数字逻辑电路设计可能会让人不知所措,因为你需要学习新的概念、一种新的硬件描述语言(比如:Verilog)、一些新的软件,通常还需要一块FPGA开发板。好在HDLbits 提供了一种通过单击“Simulate”(仿真)来练习设计和调试简单电路的方法。设计电路需要以下步骤:编写HDL(Verilog)代码,编译代码以生成电原创 2021-10-29 17:11:54 · 540 阅读 · 0 评论