Modelsim报错：Cannot open `include file / (vlog-2163) Macro `INST_ADD_SUB is undefined.

问题描述

我的verilog文件里包含了define，其中容易忘记加的 **`**符号我也加上了
报错为：

Cannot open `include file “defines.v”.

(vlog-2163) Macro `INST_ADDI is undefined.

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网上找到的原因：

**最先去检查define和引用相关的语法，发现没有问题。
然后关注了vlog-2163这个报错，唯一找到的就是没有定义，但是我足够检查了，是没有语法问题的。

我也考虑过是不是我的仿真库的问题（这，，，，，，就，，，，，）

但是相对于“undefined”这个报错而言，*更主要的报错是 Cannot open `include file！！！！！！

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解决方案：

看这个博客即可
Modelsim仿真时不能编译`include文件解决办法

不过我还不知道为啥

//`include "defines.v"     //相对路径
`include "F:/CPU/bilibili_riscv/phase1/phase1/rtl/defines.v"    //改为绝对路径！！！！！

尤其是注意这种情况！！！！