modelsim仿真中报错没有定义变量类型如何解决

最新推荐文章于 2022-10-22 15:01:44 发布
最新推荐文章于 2022-10-22 15:01:44 发布
阅读量1.7k 收藏 5
点赞数
分类专栏： 随笔
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/weixin_44939178/article/details/112341929
版权

modelsim仿真中报错没有定义变量类型如何解决

问题描述

在modelsim仿真中报错没有定义变量类型，但是查看代码并没有问题，而且已经定义了那个变量类型。错误报告如下所示。
在这里插入图片描述
这段代码如下所示，下面的红色圆圈中明明定义了wr_en_a变量但是还是报错。
在这里插入图片描述

解决方法

这个可能就是modelsim在仿真过程中是从上到下一句一句读取的 哈哈 这是我的分析 也可能是modelsim的一个小bug 如何解决呢
只需要改一下代码就可以了 把reg wr_en_a ; 放到这个always语句块上就行了 修改后如下所示。
在这里插入图片描述
然后编译就没有问题了 哈哈

橘子FPGA
关注
  • 0
    点赞
  • 踩
  • 5
    收藏
    觉得还不错? 一键收藏
  • 0
    评论
专栏目录
modelsim仿真中出现parameter declaration missing
youzjuer的博客
03-11 448
问题： 解决办法： 将 #(N = 32) 更改为： #(parameter N=32)
modelsim仿真ISE工程时出现# ** Error: (vlog-19) Failed to access library 'rtl_work' at "rtl_work"
yundanfengqing_nuc的专栏
11-22 3365
转自：http://blog.sina.com.cn/s/blog_6e394a3d0101722o.html      通常情况下一台电脑上即装有ISE，又装有quartus ii且二者的仿真库都在modelsim里编译好，在用modelsim仿真过quartus ii工程之后再用modelsim仿真ISE工程就会出现如题所示错误：Error: (vlog-19) Failed to
奇怪的编译问题
better_xiaoxuan的博客
12-09 1087
Error: /home/eagle2.work2/shixuan/MCDF/reg_sim2/reg_sim1/test.sv(44): near “rcvr”: syntax error, unexpected IDENTIFIER, expecting # ** Error: /home/eagle2.work2/shixuan/MCDF/reg_sim2/reg_sim1/test.sv(
modelsim 仿真 output no data原因探究
roadxpl的博客
05-10 3772
modelsim 仿真 ouput no data原因探究, 通过最简单的数行计数器模块代码，模拟问题的现象，通过实验分析原因，进而了解FPGA的底层运作原理。
ModelSim中检查未定义变量
weixin_30709061的博客
03-31 656
我们都知道，在ModelSim中未定义的变量会被编译器默认设置为一位的"wire"型变量，不会报错甚至不会产生警告，这给我们带来很大的困扰，常常在仿真时得到一堆未知的结果却怎么也找不出哪里有问题。 在Verilog-2001标准中规定，你可以通过定义宏来覆盖默认类型的设置，通过在文件头部添加如下宏定义： `default_nettype none 这样，任何没有经过明确定义的变量都会...
[仿真验证] - Modelsim - Modelsim仿真模块没有显示的解决方法
离场悲剧的博客
11-07 8527
modelsim仿真的时候某些模块被优化，无法在sim的instance中显示出来，但是实际上又没有报warning，这个时候只要在vsim中添加参数-voptargs="+acc"即可解决 如上图所示，不加这个option可能tx以及rx都不会显示，根据modelsim的`ModelSim® SE Command Reference Manual`文档中关于此参数的描述 -voptargs=...
modelsim脚本仿真问题
betterman23的博客
01-07 384
首先vivado联用modelsim进行仿真，得到 compile.do文件 将compile.do文件里面的内容改成对应的格式。 注意点： 1.后缀为vhd的文件是vhdl代码，需要将vlog换成vcom。 2.有时候可能报错说缺少某些文件，找到文件放在SIM根目录。比如上次测DDR4 ...
Altera_Modelsim仿真资料.rar_modelsim_modelsim仿真
09-20
《Modelsim仿真技术详解》 在数字电路设计领域，Modelsim是一款广泛应用的硬件描述语言（HDL）仿真器，它支持VHDL、Verilog以及SystemVerilog等主流的硬件描述语言，为工程师提供了强大的仿真功能，使得设计者能够...
SDRAM的MOdelsim仿真
09-17
这是使用ModelSim仿真SDRAM时序操作的完整代码，其中还有PLL模块以及FIFO模块的仿真源码。 这是使用ModelSim仿真SDRAM时序操作的完整代码，其中还有PLL模块以及FIFO模块的仿真源码。
modelsim仿真时不显示内部信号的解决方法
weixin_45289337的博客
08-04 2014
modelsim仿真时，不显示内部信号的解决方法。
ModelSim 仿真常见问题及解决办法
热门推荐
跑得动就不要歇着
01-07 4万+
下面介绍一下使用ModelSim仿真时经常出现的一些问题的解决方法： 1、Can't launch the ModelSim-Altera software 这是由于Quartus II 软件中与 Modelsim 关联设置不对，即 modelsim 路径设置有误。解决方法如下： Tools -> Options -> General -> EDA Tool Optio...
MODELSIM报错合集
qq_57320111的博客
10-22 2343
MODELSIM报错合集
modelsim仿真遇到objects无内容的解决方法【新手记录自己遇到的问题】
AGOU_的博客
01-13 3839
激励块仿真时左侧sim中不包含调用的模块且右侧objects中没有结点 解决方案是点击simulate➡start simulation➡Optimization OPtions出现下面的界面。将默认的第一项改为第二项Apply full visibility all module。 启动仿真，解决该问题。 ...
matlab 出现问题：未定义函数或变量
qq_41616037的博客
12-05 2万+
1）键入函数或变量名时的拼写错误（例如，当您要键入小写字母 l 时键入了数字1）。同时，MATLAB 的新版本提供“是不是想输入:”来解决这些拼写错误。例如： foo = 42; fo0 复制代码 未定义函数或变量 ’fo0’ 是不是想输入: foo 2）函数或变量名的错误大小写。同时，MATLAB 的新版本提供“是不是想输入:”来解决这些拼写错误。 3）改变了路径，使得被调用的函数不在 ...
这个怎么解决，未定义变量
weixin_44141115的博客
12-17 3774
FPGA编译及modelsim仿真不注意的小错误
a346544987的博客
05-29 2403
1.编译不过提示Error (12007): Top-level design entity “xxx” is undefined 原因：工程名称（.qpf）与顶层文件名称不一致。 解决：修改一致。 2.进入modulesim仿真什么都没有（没有端口名，没有vaule，没有波形） 原因：testbench设置的文件名与.vt文件名不符。 解决：修改一致。 3.进入modulesim仿真，没有波形，vaule值为hiz 原因：设置testbench时，Test bench name与Top level mod
ModelSim：【1】（未解决）仿真正常，但数据显示错误。
Alex的技术博客
06-29 1504
ModelSim仿真过程中，出现数字显示错误的情况。从合并后的数值可以看出，数字是-1，但是展开后查看每一位的数值，其实明显不是-1。
buffer类型端口的modelsim仿真
最新发布
06-09
在ModelSim中，buffer类型的端口可以通过定义一个简单的测试平台来进行仿真。下面是一个简单的例子： ``` library ieee; use ieee.std_logic_1164.all; entity buffer_example is port ( input_signal : in std_logic; output_signal : out std_logic ); end entity buffer_example; architecture rtl of buffer_example is begin buffer_inst : buffer port map (input_signal => input_signal, output_signal => output_signal); end architecture rtl; ``` 我们可以在ModelSim中创建一个新的工程，并将上述代码添加到一个新的VHDL文件中。接下来，我们需要编写一个仿真测试平台来测试buffer类型的端口。 下面是一个简单的测试平台，它将一个固定的输入信号应用于输入端口，并将输出信号记录在仿真日志中： ``` library ieee; use ieee.std_logic_1164.all; entity buffer_example_tb is end entity buffer_example_tb; architecture sim of buffer_example_tb is component buffer_example port ( input_signal : in std_logic; output_signal : out std_logic ); end component; signal input_signal : std_logic := '1'; signal output_signal : std_logic; begin dut : buffer_example port map (input_signal => input_signal, output_signal => output_signal); process begin wait for 10 ns; input_signal <= '0'; wait for 10 ns; input_signal <= '1'; wait for 10 ns; input_signal <= 'Z'; wait for 10 ns; input_signal <= '1'; wait for 10 ns; report "Output signal = " & output_signal; wait; end process; end architecture sim; ``` 在上述代码中，我们首先声明了一个buffer_example组件，并将其实例化为dut。接下来，我们定义了一个输入信号input_signal，并将其初始化为'1'。然后，我们在一个进程中按照一定的模式改变输入信号的值，并输出仿真日志中的输出信号的值。 我们可以在ModelSim中编译和运行这个测试平台，并查看仿真日志来检查buffer类型端口的行为。需要注意的是，由于buffer类型端口是基于信号赋值元素的，因此在仿真中可能会有一些微妙的延迟和不确定性。

“相关推荐”对你有帮助么？

  • 非常没帮助
  • 没帮助
  • 一般
  • 有帮助
  • 非常有帮助
提交
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值