Modelsim在仿真过程中由于无法识别到头文件导致的编译失败:
在modelsim中右键选中无法正常编译的文件,单击鼠标右键-> Properity,在“Verilog&Systemverilog”选项卡中找到“Include Directory”中添加头文件所在的文件夹,确认后编译即可保证工程正常编译进行仿真了。
如果是VHDL文档由于找不到所引用的文档可以按照同样的方法,鼠标右键单击编译不通过的文件 ->Properity,在VHDL选项卡里面“PSLFile”找到该文件需要引用的文件,重新编译即可。