最小系统_Clock 电路

并联型晶体振荡电路:Pierce(皮尔斯)振荡电路

晶体在回路中作为等效电感元件,它与外部的电容结合,就构成了电容三点式振荡器

系统、RTC 使用有源晶体时,从管脚 XIN 输入,XOUT 悬空。

SYS XTAL

原理图省略

  • 这里主芯片需要一个25MHz的外接时钟,使用有源晶振(一般4个脚,一个电源,一个接地,一个信号输出端,一个NC(空脚)。有源晶振自身就能震动)
  • 采用并联型晶体振荡电路
  • 晶振外部负载电容计算C_{e}

注意:负载电容要根据不同型号的晶体、波形和频偏测试结果调整到最佳状态。

  • XTAL_XIN、XTAL_XOUT之间 串联 1M 电阻不可省 

KHz晶振,电阻通常为10M欧,MHz晶振,电阻通常为1M欧左右。  作用是:放大器的反馈电阻

RTC XTAL

原理图省略

主芯片内置 RTC 功能与 32.768K 晶体,当需要用内置 RTC 功能时为了增加精度建议外置时钟 32.768K 晶体给主芯片。

set_clock_uncertainty是一个设置时钟不确定性的命令,它用于定义时钟的不确定性范围。在引用中,set_clock_uncertainty -setup 0.2 [get_clocks CLK_CONFIG]表示设置CLK_CONFIG时钟的建立时间不确定性为0.2,而set_clock_uncertainty -hold 0.05 [get_clocks CLK_CONFIG ]表示设置CLK_CONFIG时钟的保持时间不确定性为0.05。 set_clock_latency是一个设置时钟延迟的命令,它用于定义时钟信号的传输延迟。在引用中,set_clock_latency 0.8 [get_clocks CLK_CONFIG]表示设置CLK_CONFIG时钟的传输延迟为0.8,而set_clock_latency 1.9 -source [get_clocks SYS_CLK]表示设置SYS_CLK时钟的传输延迟为1.9。此外,set_clock_latency 0.851 -source -min [get_clocks CFG_CLK]和set_clock_latency 1.322 -source -max [get_clocks CFG_CLK]分别表示设置CFG_CLK时钟的最小和最大传输延迟为0.851和1.322。 set_clock_uncertainty和set_clock_latency都是在时钟设计和时序分析中使用的命令。set_clock_uncertainty用于考虑时钟不确定性,以确保电路在时序要求下正常工作。而set_clock_latency用于考虑时钟延迟,以确保时钟信号在各个时序路径中被正确地传输。两者都对于时钟和时序的稳定性和可靠性至关重要。<span class="em">1</span><span class="em">2</span><span class="em">3</span> #### 引用[.reference_title] - *1* *2* *3* [数字电路静态时序分析基础三](https://blog.csdn.net/weixin_45799954/article/details/114948996)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v93^chatsearchT3_1"}}] [.reference_item style="max-width: 100%"] [ .reference_list ]
评论
添加红包

请填写红包祝福语或标题

红包个数最小为10个

红包金额最低5元

当前余额3.43前往充值 >
需支付:10.00
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明:

1.余额是钱包充值的虚拟货币,按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载,可以购买VIP、付费专栏及课程。

余额充值