HDLBits刷题Day14，3.2.2.5 Counter 1-12 - 3.2.2.6 Counter 1000

3.2.2.5 Counter 1-12

本题参考HDLBits：在线学习 Verilog （二十一 · Problem 100 - 104） - 知乎

问题描述

设计一个具有以下输入和输出的 1-12 计数器：

• 复位同步高电平有效复位，强制计数器为 1
• 启用设置为高以使计数器运行
• clk上升沿触发时钟输入
• Q[3:0]计数器的输出
• c_enable, c_load, c_d[3:0]控制信号进入提供的 4 位计数器，它们的目的是允许检查这些信号的正确性。

您有以下可用组件：

• 下面的 4 位二进制计数器 ( count4 )，它具有启用和同步并行加载输入（加载的优先级高于启用）。count4模块提供给您。在你的电路中实例化它。
• 逻辑门

    module count4( input clk, input enable, input load, input [3:0] d, output reg [3:0] Q );

c_enable 、c_load和c_d输出是分别进入内部计数器的enable、load和d输入的信号。它们的目的是允许检查这些信号的正确性。

分析：本题相当于用c_enale、c_load和c_d[3:0]三个控制信号来控制题目中给我们提供的4-bit计数器，使得该计数器的计数范围改变为1～12。

题目提供给我们4-bit计数器

1. 有enable信号、复位和置位的计数器，将该计数器例化至我