HDLBits刷题Day15，3.2.2.7 4-digit decimal counter - 3.2.2.8 12-hour clock

最新推荐文章于 2024-07-13 19:54:11 发布

weixin_52312830

最新推荐文章于 2024-07-13 19:54:11 发布

阅读量164

点赞数 1

分类专栏： HDLBits刷题文章标签： fpga开发算法硬件工程

本文链接：https://blog.csdn.net/weixin_52312830/article/details/136217364

版权

HDLBits刷题专栏收录该内容

28 篇文章 0 订阅

订阅专栏

本文详细描述了如何设计一个4位BCD编码的十进制计数器，以及一个带有上午/下午指示器的12小时制计数器。通过示例代码展示了如何使用同步重置和使能信号控制各个位的计数过程。

摘要由CSDN通过智能技术生成

两道题的逻辑和3.2.2.6大致相同，细节看代码的注释。

3.2.2.7 4-digit decimal counter

问题描述

构建一个 4 位 BCD（二进制编码的十进制）计数器。每个十进制数字使用 4 位编码：q[3:0] 是个位，q[7:4] 是十位等。对于数字 [3:1]，还输出一个使能信号，指示个位，十位，百位何时应加1。

代码：

module top_module (
    input clk,
    input reset,   // Synchronous active-high reset
    output [3:1] ena,
    output [15:0] q);

    // 进位判断
    assign ena={q[11:8]==4'd9&&q[7:4]==4'd9&&q[3:0]==4'd9, q[7:4]==4'd9&&q[3:0]==4'd9, q[3:0]==4'd9};
    
    // 个位
    counter the_count1(clk, reset, 1'b1, q[3:0]);
    // 十位
    counter the_count2(clk, reset, ena[1], q[7:4]);
    // 百位
    counter the_count3(clk, reset, ena[2], q[11:8]);
    // 千位
    counter the_count4(clk, reset, ena[3], q[15:12]);

endmodule


    // 创建一位BCD计数器
    module counter(input clk, input reset, input ena, output reg[3:0] q);
        always @(posedge clk) begin
            
            if(reset)
                q<=0;
            else if(ena) begin
                if(q==4'd9)
                    q<=0;
            	else
                    q<=q+4'd1;
            end
        
        end
    endmodule

3.2.2.8 12-hour clock

问题描述

创建一组适合用作 12 小时制的计数器（带有上午/下午指示器）。您的计数器由快速运行的clk计时，只要您的时钟增加（即每秒一次），就会在ena上显示一个脉冲。

reset将时钟重置为 12:00 AM。pm对于 AM 为 0，对于 PM 为 1。hh、mm和ss是两个BCD（二进制编码的十进制）数字，分别表示小时 (01-12)、分钟 (00-59) 和秒 (00-59)。重置的优先级高于启用，即使未启用也可能发生。

module top_module(
    input clk,
    input reset,
    input ena,
    output pm,
    output [7:0] hh,
    output [7:0] mm,
    output [7:0] ss); 
	
    count12 count_hour(clk, reset, ena&&ss==8'h59&&mm==8'h59, pm, hh);
    count60 count_min(clk, reset, ena&&ss==8'h59, mm);
    count60 count_sec(clk, reset, ena, ss);
endmodule

// 1-12计数器module
module count12(input clk, input reset, input ena, output pm, output reg[7:0] q);
    always @(posedge clk) begin
        if(reset) begin
            q <= 8'h12;  	//重置为12点
            pm <= 0;	    //重置为am
        end
        else if(ena) begin
            if(q == 8'h12)  //到12点就重置为1点
                q <= 8'h01;
            else if(q[3:0] == 9) begin  //注意BCD码对应的十进制范围为0-9
           		q[3:0] <= 0;   
            	q[7:4] <= q[7:4] + 1;
            end
            else
                q[3:0] <= q[3:0] + 1;
        end
        pm <= (q == 8'h11) && ena ? ~pm : pm;  
        //11点是am，则12点就是pm；11点是pm，则12点就是am，所以要在11点判断
        //以11点为节点翻转pm的逻辑
    end
endmodule
// 0-59计数器module
module count60(input clk, input reset, input ena, output reg[7:0] q);
    always @(posedge clk) begin
        if(reset)
            q <= 0;
        else if(ena) begin
            if(q[3:0] == 9) begin
            	q[3:0] <= 0;
                if(q[7:4] == 5)    //q=8'h59复位
                    q[7:4] <= 0;
                else
                    q[7:4] <= q[7:4] + 1;
            end
            else
            	q[3:0] <= q[3:0] + 1;
        end
    end
endmodule