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RSS订阅原创 3.1 Combinational circuit
3.1.1 Basic Gates题目描述1：将输入端口in和输出端口out连接题目描述2：将输出out接地题目描述3：实现或非门操作题目描述4：实现下图所示的逻辑操作题目描述5：实现下图所示的逻辑操作题目描述6：尝试同时建立几个逻辑门，建立一个两输入的组合电路。共7个输出如下：out_and: a and bout_or: a or bout_xor: a xor bout_nand: a nand bou...
2022-05-11 17:58:16
238
原创 2.5、More Verilog Features
2.5.1、conditional ternary operator2.5.2、reduction operator2.5.3、reduction ：even wider gates2.5.4、combinational for-loop Vector reversal 22.5.5、combinational for-loop 255-bit population count2.5.6、combinational for-loop 100-bit binary ad
2022-03-28 16:20:31
92
原创 2.4、Procedures
2.4.1、Always blocks(combination)2.4.2、Always blocks(blocked)2.4.3、If statement2.4.5、Case statement2.4.6、Priority encoder2.4.7、Priority encoder with casez2.4.8、Avoiding latches
2022-03-28 10:59:00
71
原创 SystemVerilog笔记——Arrays
Static Arrays(Packed Arrays and Unpacked Arrays)Dynamic ArraysAssociative Arrays QueuesStatic Arrays
2022-03-28 09:28:33
912
原创 2.3、Modules:Heirarchy
2.3.1、Modulesmodule top_module ( input a, input b, output out ); mod_a mod_a_inst( .in1 (a), .in2 (b), .out (out) ); endmodule2.3.2、Connecting ports by positionmodule top_module ( input a, ...
2022-03-28 09:25:35
381
原创 2.1 Basics
1、Getting Started1.1、Getting Startedmodule top_module( output one ); assign one = 1'b1; endmodule1.2、Output Zeromodule top_module( output zero ); assign zero = 1'b0; endmodule2、Verilog Language2.1、Basics2.1.1、Simple Wire
2022-03-27 19:10:24
333
原创 SystemVerilog笔记——Threads
fork-join的三种形式fork join Finishes when all child threads are over fork join_any Finishes when any child thread gets over fork join_none Finishes soon after child threads are spawned 用途：验证环境组件需要同时运行多个任务，例如，一个进程需要等待，另一个进程继续执行任务。一、fork jo.
2022-03-08 09:11:54
174
原创 SystemVerilog笔记——Data types(1)
一、4-state/2-state and signed/unsigned四值逻辑：0，1，x/X，z/Z； 二值逻辑:0,1。四值逻辑默认值为x，二值逻辑默认值为0；若将logic型变量赋给bit型，x和z的值默认变成0。bit [3:0] var_a;var_a=4'b01xz;$display("var_a=%b",var_b); //var_b= 0100二、integer and bytemodule tb； shortint a； in..
2022-03-07 15:07:12
296
原创 四选一多路选择器
输入采用wire类型，输出采用reg类型module mux4_1( input [1:0]d1,d2,d3,d0, input [1:0]sel, output [1:0]mux_out, reg [1:0]mux_out); always@(*) begin case(sel) 2'b00:mux_out=d1; 2'b01:mux_out=d2; ...
2022-03-06 19:31:29
3128
空空如也
空空如也
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