FPGA理论分析
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xilinxFPGA-初学FPGA必知【代码含义,模块例化(如同C语言中调用子函数),代码仿真,固化文件(下载并保存文件,掉电不丢失)】(基于 verilog)
FPGA基础文章目录FPGA基础代码含义模块例化代码仿真功能仿真时序仿真ILA IP 核逻辑分析仪代码含义module ( input Clk, input Reset_n, input [3:0]Key_n, output a, output [3:0]led); reg [31:0]cnt; always @(posedge Clk or negedge Reset_n) begin if (!Reset_n) cnt<= 0; else if (cnt &原创 2021-04-17 13:12:37 · 3972 阅读 · 1 评论 -
xilinxFPGA-阻塞赋值与非阻塞赋值详解(基于 verilog)
文章目录写法区别作用区别电路区别写法区别在学习 FPGA 中,是否经常听到阻塞赋值,非阻塞赋值这两种赋值?那么他们有什么区别呢?在什么情况下应该用阻塞赋值,什么情况下该用非阻塞赋值呢?首先我们从写法上来分析//阻塞赋值。a = b;//非阻塞赋值。a <= b;很简单的区别,就是小于等于的符号代表了非阻塞赋值,都是把 b 的值赋给 a ,两种用法有什么区别呢?作用区别用浅显易懂的方式来说,就是阻塞赋值是当代码执行完后就立即把 b 赋值给 a ,而非阻塞赋值是在模块结束后将 b 赋原创 2021-04-20 22:29:13 · 836 阅读 · 1 评论 -
FPGA知识-时序组合逻辑
FPGA知识-时序组合逻辑组合逻辑时序逻辑同步时序异步时序小结组合逻辑在FPGA中,输出是由输入信号实时的状态决定的,也就是说,当我们的输入信号发生改变,输出信号立马就发生改变,这种逻辑就被称之为组合逻辑,这种很容易理解,我们可以带着代码看:assign a = b; //对于这种,就是属于组合逻辑,a的状态完全有此时的b决定,当b改变的瞬间,a也随之改变。always @(*) begin a <= b; //很多人可能刚刚开始学习FPGA的时候,认为这种always块是属于时序逻辑,不,原创 2021-07-21 20:19:13 · 2920 阅读 · 0 评论