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RSS订阅原创 真双口RAM---Quartus与Vivado开发环境区别对比
2、写和写冲突：表示两个端口写使能同时有效且写地址相同，此时需要关断一个写，把两个写端口都需要更新的值处理到一个写端口上面，任何的DP RAM 都不支持写和写冲突。以上述直方图统计使用为例，博主在仿真过程中发现，vivado真双口RAM--B端口读写延迟2个clk；1、读和写冲突：如果读和写同时有效，且读和写是同一个地址时，发生RAM读写冲突，此时会把最新的写数据直接赋给读数据，称为写穿通到读。
2023-11-15 15:21:22
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转载 CameraLink传输协议
CameraLink协议是一种专门针对机器视觉应用领域的串行通信协议，它使用低压差分信号(LVDS)进行数据的传输和通信。CameraLink标准是在ChannelLink标准的基础上多加了6对差分信号线，其中4对用于并行传输相机控制信号，另外2对用于相机和图像采集卡之间的串行通信(本质就是UART的两根线)。CameraLink标准由美国自动化工业学会AIA定制、修改并发布，其解决了接口高速传输的问题。
2023-11-09 14:42:22
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原创 FPGA图像处理---verilog实现直方图统计
直方图统计的原理 直方图统计从数学上来说，是对图像中的像素点进行统计。图像直方图统计常用于统计灰度图像，表示图像中各个灰度级出现的次数或者概率。但是在FPGA中，需要设计具体的时序和电路才能正确地将直方图进行统计。
2023-09-01 10:29:16
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原创 ERROR: [Synth 8-] module ‘xxx‘ not found not found 错误解决办法
第一种：是因为尽管生成了这个IP，但是最后在工程综合的时候，屏蔽掉了这个IP，并没有使用这个IP，这时候最终工程综合完成后，会报上面的严重警告，这时可以忽略这个问题，因为并没有使用这个IP。第二种：使用了这个IP，但是报上面的严重警告，就说明了出错了，不能够忽略这个问题。解决的办法就是清除掉IP的生成文件，然后重新生成一次IP。：将window的系统时间给成2021年之前，复位工程reset_pro，再次编译就好了。牵扯到IP过期的原因，可能导致IP不可用，太离谱了！
2023-05-09 17:22:54
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原创 mipi调试记录转载
mipi–csi2-rx-subsystem将mipi sensor的数据接入转换为axi4-stream格式，然后经过gammalut和demosaic将Bayer图像重构转换为我们常规用的RGB格式，然后经过VDMA将数据存放到DDR中，后面的processor和display的PHY则构成一套显示的方案（我们用这一套，因为手头资源有限用的普通的HDMI）。此IP的接口可以直接对接MIPI链路接口，这块其实是Vivado帮我们智能识别的，对于不同的平台，可以使用的IP核以及IP的状态是不一致的。
2023-04-20 14:50:03
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原创 ZYNQ 中PS与PL交互的硬件接口
zynq ultrascale+ mpsoc IP框图如下： 在 ZYNQ 芯片内部用硬件实现了 AXI 总线协议，包括 12 个物理接口，S_AXI和M_AXI代表的master和slave不同。S_AXI_HP{0:3}_FPD -------> (PL为master,PS为slave)，S_AXI_LPD -------> (PL为master,PS为slave)，S_AXI_ACE_FPD -------> (PL为master,PS为slave)，S_AXI_ACP_FPD ------->
2023-03-30 15:31:20
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原创 Verilog 分频器设计--clk触发和使能信号触发
在数字电路中，使用 Verilog 生成不同频率的时钟和占空比是较为常见的一种设计，主要分为偶数分频，奇数分频，也可以任意进行分频和占空比的配置；（以下皆为占空比50%）这次我分享的是由clk触发分频信号 和 由使能信号触发分频信号的两种方法
2023-03-08 15:05:16
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原创 quartus18.1--下载设置
4.选择“USB-Blaster”下载器，模式选择“JTAG”，点击“Add File”添加可执行文件“key_led.pof”并点击“Open”按钮打开，如下图所示。1.打开Quartus工程，点击“Start Compilation”按钮进行程序全编译，如下图所示。5.选中“Program/Configure”复选款，点击“Start”按钮进行程序下载，如下图所示。3.点击“Programmer”快捷按钮，进入程序下载页面。6.如下图所示“Progress”进程为100%时，程序下载完成。
2023-02-15 11:46:27
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空空如也
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