zynq ultrascale+ mpsoc IP框图如下:
PL与PS交互接口
在 ZYNQ 芯片内部用硬件实现了 AXI 总线协议,包括 12 个物理接口,S_AXI和M_AXI代表的master和slave不同。
S_AXI_HP{0:3}_FPD -------> (PL为master,PS为slave),
S_AXI_LPD -------> (PL为master,PS为slave),
S_AXI_ACE_FPD -------> (PL为master,PS为slave),
S_AXI_ACP_FPD -------> (PL为master,PS为slave),
S_AXI_HPC{0,1}_FPD -------> (PL为master,PS为slave),
M_AXI_HPM{0,1}_FPD -------> (PS为master,PL为slave),
M_AXI_HPM0_LPD 接口-------> (PS为master,PL为slave)。
只有 M_AXI_HPM{0,1}_FPD 和 M_AXI_HPM0_LPD 是 Master Port,即主机接口,其余都是 Slave Port(从机接口)。主机接口具有发起读写的权限,ARM 可以利用两个主机接口主动访问 PL 逻辑,其实就是把 PL 映射到某个地址,读写 PL 寄存器如同在读写自己的存储器。
其余从机接口就属于被动接口,接受来自 PL 的读写,逆来顺受。在 PS 与 PL 互联应用,用的最多的接口为 S_AXI_HP{0:3}_FPD、M_AXI_HPM{0,1}_FPD 和 M_AXI_HPM0_LPD。
原文链接:https://blog.csdn.net/crjmail/article/details/121967987