FPGA学习记录——pll中的areset信号和locked信号

已于 2022-01-23 17:22:41 修改
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文章标签： fpga开发
于 2022-01-15 19:28:34 首次发布
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使用pll时的两个信号areset和locked。
areset 异步复位选项，对pll进行复位,高电平有效。
locked 锁定信号，用于检测锁相环是否已经锁定，锁定时，locked信号就变为高电平，表示输出的时钟是可用的，在调试过程中使用这个信号可以很好的观察时钟
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LH_H
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