2021-05-22

Verilog代码描述存储元件之非阻塞赋值（两个级联触发器）

1、非阻塞赋值
Verilog也提供非阻塞赋值方式，用符号“<=”表示。always块中所有非阻塞赋值语句在求值时所用的值全都是进人always时各个变量已具有的值。因此，某给定变量在共的所有语句中的值是相同的。非阻塞的意思是每条赋值语句的结果直到always块的结尾才能确定。
2、电路图

3、实验代码
module example5_4(D,Clock,Q1,Q2);
input D,Clock;
output reg Q1,Q2;
always@(posedge Clock)
begin
Q1<=D;
Q2<=Q1;
end
endmodule
4、实验过程
(1)创建一个新工程，将实验代码输入

（2）选择sittings中的simulation，并将我们刚才做的文件放入里面

（3）跳转到modesim,并对波形进行调整

（4）实验结果图

5、实验视频

Verilog语言非阻塞赋值