- 博客(15)
- 收藏
- 关注
RSS订阅原创 数字电路与Verilog设计期末实验
采用for循环定义的2-4二进制译码器1、实验目的例4.18图4.37展示了如何用for循环详细定义一个2-4的译码器电路。循环的作用就是对于k=0, …3重复执行if-else语句4次。如果W≈0及En=1,第一次循环迭代令y=1。类似地，其他3个迭代根据W和En的值确定y1、Y2及，Y3的值。根据需要增加矢量W和Y的大小，并且令k的终值为n-1(即k=n-1)，就可定义一个大型的n到2”的译码器。2、实验代码3、实验代码module dec2to4(W,En,Y);input [1:0]
2021-07-01 17:19:12
1299
原创 移位除法器模型
移位除法器模型一实验代码module div2(clk, reset, start, A, B, D, R, ok, err);parameter n = 32;parameter m = 16;input clk, reset, start;input [n-1:0] A, B;output [n+m-1:0] D;output [n-1:0] R;output ok, err;wire invalid, carry, load, run;div_ctl UCTL(clk, rese
2021-06-11 15:08:42
177
原创 SR锁存器延迟模型
SR锁存器延迟模型一，实验代码module my_rs (reset,set,q, qbar);input reset,set;output q, qbar;nor #(1) n1 (q, reset, qbar);nor #(1) n2 (qbar,set,q) ;endmodule二、实验过程1、新建工程2、新建文件3、将代码放入编辑框，保存，点击compie all进行代码检验是否有错误，然后点击simulate进行联合仿真四、实验结果![在这里插入图片描述]五、实验视频ht
2021-06-11 15:01:28
246
原创 2021-06-11
独热码状态机一、实验代码module ex8_1(clock,reset,x,y1,y2) ;input clock,reset;input x;output y1,y2;reg y1,y2;reg [3:0] cstate,nstate;parameter s0=4’b0001,s1=4’b0010,s2=4’b0100,s3=4’b1000;always @ (posedge clock or posedge reset)beginif (reset)cst
2021-06-11 14:54:09
94
1
原创 2021-06-04
Verilog HDL 测试模块一、实验功能图二、代码块三、实验代码module decoder3x8(din,en,dout,ex);input [2:0] din;input en;output [7:0] dout;output ex;reg [7:0] dout;reg ex;always @(din or en)if(en)begindout=8’b1111_1111;ex=1’b1;endelsebegincase(din)3’b000: begind
2021-06-04 14:11:32
52
原创 2021-05-28
主从D触发器门级建模一、实验电路图二、实验代码module MSDEF(Q , Qbar , D, C );output Q , Qbar ;input D , C ;notnot1(NotD , D),not2 (NotC , C),not3(NotY , Y);nandnand1 (D1 , D , C),nand2 (D2 , C , NotD),nand3 (Y , D1 , Ybar0),nand4 (Ybar , Y, D2),nand5 (Y1 ,Y ,NotC
2021-05-28 16:11:02
87
原创 2021-05-28
Modelsim工程仿真流程一、实验代码module fulladd(sum,c_out,a,b,c_in);output sum,c_out;input a,b,c_in;wire s1,c1,c2;xor (s1,a,b);and(c1,a,b);xor(sum,s1,c_in);and(c1,s1,c_in);or(c_out,c2,c1);endmodulemodule test;wire sum,c_out;reg a,b,c_in;fulladd fadd(sum,
2021-05-28 15:36:49
59
原创 2021-05-22
Verilog代码描述存储元件之非阻塞赋值（两个级联触发器）1、非阻塞赋值Verilog也提供非阻塞赋值方式，用符号“<=”表示。always块中所有非阻塞赋值语句在求值时所用的值全都是进人always时各个变量已具有的值。因此，某给定变量在共的所有语句中的值是相同的。非阻塞的意思是每条赋值语句的结果直到always块的结尾才能确定。2、电路图3、实验代码module example5_4(D,Clock,Q1,Q2);input D,Clock;output reg Q1,Q2;a
2021-05-22 17:48:31
173
原创 Verilog代码描述存储元件之阻塞赋值（两个级联触发器）
Verilog代码描述存储元件之阻塞赋值（两个级联触发器）1、阻塞赋值“=”称为阻塞赋值，Verilog编译器按照这些语句在always块中的先后顺序地执行，如果一个变量通过阻塞赋值语句赋值，则这个新赋的值会被该块中所以后续语句使用。2、实验电路3、实验代码module example5_ 3 (D, Clock, Q1, Q2);input D, Clock;output reg Q1, Q2;always @(posedge Clock)beginQ1=D;Q2= Q1;end
2021-05-22 17:17:32
664
原创 2021-05-21
ModelSil的基本联合仿真1、打开ModelSim,创建一个新的工程，保存到新建的work文件夹当中，命名为fuadd。并将代码输入进行相应的操作2、点击运行得到波形图概括并进行操作3、对波形进行调整4、实验结论modelsim联合仿真...
2021-05-21 17:34:31
43
原创 2021-05-21
译码器的门级建模1、打开ModelSim,创建一个新的工程，保存到新建的work文件夹当中，命名为fuadd。2、新建的文件夹得到如下图示，下一步将编译器的代码粘贴右边的代码框之中3、点击左下角的lib‘ary，在页面上找到work工程，选择我们已有的两个文件，点击文件4、点击我们已经保存好的DEC2x4文件，选择add，选择to wavet,现在 all items in region.5、实验结果图6、实验操作视频
2021-05-21 17:23:11
62
原创 2021-05-07
Modelsim和Quartus联合仿真一、实验目的Quartus+modelsim的联合仿真二、实验过程1、打开quartus新建一个工程add42、在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成3、打开Verilog，将我们写的代码输入并保存在自己刚才保存的文件夹中,并将该文件夹命名为add4.module add4(S,COUT,CIN,X,Y);output COUT;output [3:0] S;input CIN;input
2021-05-07 22:38:47
60
原创 2021-05-07
四位加法器门级建模一、实验目的了解四位加法器原理以及四位加法器的应用二、实验过程1、打开quartus II，打开代码页面（Verilog HDL File)将代码粘贴到页面上。2、点击左上角选择save as ,新建一个文件夹（fulladd），并将代码文件命名为fulladd，保存。3、对弹出的窗口中的内容进行操作，选择modelsim，选择芯片，保存4、找到settings选择test bench，选择刚才的fulladd文件夹，完成后点击运行，，没有问题后运行跳转到modelsim
2021-05-07 20:26:22
127
原创 Quartus与Modelsim联合仿真
Quartus和modelsim联合仿真一、实验目的Quartus+modelsim的联合仿真二、实验过程1、打开quartus新建一个工程2、在选择所保存的文件夹后并进行芯片选择Simulation中选择Modelsim保存完成3、打开Verilog，将我们写的代码输入并保存在自己刚才保存的文件夹中module test(input wire [7:0] a,input wire [7:0] b,output reg [8:0] out);always @ (*)beginout
2021-04-11 21:35:56
1035
原创 Quartusll
一、实验目的Quartusll原理图仿真以及代码仿真过程二、实验内容根据相应的视频教程与课本相结合安装Quartusll与代码仿真三、实验原理图四、实验工具pc机与Quartusll软件五、实验截图六、实验视频 QQ录屏20210314215817 七、实验代码module example1 (x1,x2,s,f);input x1, x2, s;output
2021-03-14 22:50:24
395
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人