2021-05-28

最新推荐文章于 2022-02-24 13:31:38 发布

YforikY9

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分类专栏：笔记文章标签： verilog

本文链接：https://blog.csdn.net/weixin_56110201/article/details/117364298

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本文介绍了如何使用Modelsim进行FPGA仿真实验，包括创建工程、添加代码、检查错误、配置Wave视图及设置参数。示例代码展示了FullAdder模块的设计与测试 bench，用于验证加法器功能。通过逐步指导，读者可以掌握Modelsim的基本仿真流程。

摘要由CSDN通过智能技术生成

Modelsim工程仿真流程

一、实验代码
module fulladd(sum,c_out,a,b,c_in);
output sum,c_out;
input a,b,c_in;
wire s1,c1,c2;
xor (s1,a,b);
and(c1,a,b);
xor(sum,s1,c_in);
and(c1,s1,c_in);
or(c_out,c2,c1);
endmodule

module test;
wire sum,c_out;
reg a,b,c_in;
fulladd fadd(sum,c_out,a,b,c_in);
/*
initial
begin
#15 force fadd.sum=a&b&c_in;
#20 release fadd.sum;
end
*/
initial
begin
a=0;b=0;c_in=0;
#10 a=0;b=0;c_in=1;
#10 a=0;b=1;c_in=0;
#10 a=0;b=1;c_in=1;
#10 a=1;b=0;c_in=0;
#10 a=1;b=1;c_in=1;
#10 a=1;b=1;c_in=0;
#10 a=1;b=1;c_in=1;
#10 $stop;
end
endmodule