2021-06-04

Verilog HDL 测试模块

一、实验功能图

二、代码块

三、实验代码
module decoder3x8(din,en,dout,ex);
input [2:0] din;
input en;
output [7:0] dout;
output ex;
reg [7:0] dout;
reg ex;

always @(din or en)
if(en)
begin
dout=8’b1111_1111;
ex=1’b1;
end
else
begin
case(din)
3’b000: begin
dout=8’b1111_1110;
ex=1’b0;
end
3’b001: begin
dout=8’b1111_1101;
ex=1’b0;
end
3’b010: begin
dout=8’b1111_1011;
ex=1’b0;
end
3’b011: begin
dout=8’b1111_0111;
ex=1’b0;
end
3’b100: begin
dout=8’b1110_1111;
ex=1’b0;
end
3’b101: begin
dout=8’b1101_1111;
ex=1’b0;
end
3’b110: begin
dout=8’b1011_1111;
ex=1’b0;
end
3’b111: begin
dout=8’b0111_1111;
ex=1’b0;
end
default:begin
dout=8’b1111_1111;
ex=1’b0;
end
endcase
end

endmodule

module tbdecoder;
reg [2:0] din;
reg en;
wire [7:0] dout;
wire ex;

initial
begin
#10 en=0;din=3’b000;
#10 en=0;din=3’b001;
#10 en=0;din=3’b010;
#10 en=0;din=3’b011;
#10 en=0;din=3’b100;
#10 en=0;din=3’b101;
#10 en=0;din=3’b110;
#10 en=0;din=3’b111;
#10 en=0;din=3’b1x1;
#10 en=1;din=3’b000;
#10 en=1;din=3’b001;
#10 en=1;din=3’b010;
#10 en=1;din=3’b011;
#10 en=1;din=3’b100;
#10 en=1;din=3’b101;
#10 en=1;din=3’b110;
#10 en=1;din=3’b111;
#10 $stop;
end

decoder3x8 idecoder(din,en,dout,ex);

endmodule

四、实验过程
1、打开modelsim,创建一个新的项目，然后新增一个文件，将代码复制粘贴到文件中，
2、并进行检查是否有错
3、选择work工程中的decoder3x8，然后选择addwave,对波频进行调节
五、实验结果图

六、实验视频
[video(video-9c6qgdGK-1622787056889)(type-tencent)(url-https://v.qq.com/txp/iframe/player.html?vid=i3250imtytw)(image-http://puui.qpic.cn/vpic/0/i3250imtytw.png/0)(title-VerilogHDL 测试模块

)]