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原创 FPGA DDS(直接数字合成器,频率合成器)的理解,与Xilinx 的DDS IP核参数配置
【背景】net_14 DDS的配置【理解】正弦波上的每个点都能对应唯一的相位值,故可以通过相位的值来确定正弦信号的幅值;从上图不难发现相位每过固定的时间都会清零;故可以想象成一个圆的循环;【计算推导】假设有一个相位计数器,计数器的位宽 N = 3bit, 系统时钟频率为f_clk,则系统时钟为T_clk = 1/f_clk;当时钟的上升沿到来的时候则计数,每计数= 8 次则清零;故每清零一次的时间;可推出;输出频率;k为频率控制字(即步长);【理解记忆】
2023-08-09 11:17:44 275
原创 Vivado 与 ModelSim联合仿真 在不关闭ModelSim的情况下更新仿真结果
沿路径【\net12_ram_ctrl.sim\sim_1\behav\modelsim】找到【tb_net12_ram_ctrl_compile.do】,打开;返回ModelSim的Transcript窗口,先执行语句【do tb_net12_ram_ctrl_compile.do】再执行语句【do tb_net12_ram_ctrl_simulate.do】,即可;在项目工程文件目录下找到【net12_ram_ctrl.sim】,注释这条语句【quit -force】,改为【#quit -force】
2023-08-04 09:24:39 489 1
原创 Vivado 与 ModelSim 联合仿真时出现 Error loading design 情况
【问题分析】程序的端口列表里面定义的输出端口 po_data 直接与 RAM的IP核例化输出端口直接相连,导致出现这个问题;【出现问题】Vivado 与 ModelSim 联合仿真时出现 # Error loading design;2、将RAM的IP核的输出端口与rd_data相连接——>.doutb(rd_data);3、再将中间接口rd_data与输出端口po_data相连接;【问题背景】控制IP核对RAM进行读写操作;1、定义一个新的中间接口 rd_data;
2023-08-03 16:19:23 1131
原创 瑞利限(Rayleigh Rseolution Limit)
阵列信号处理中提出的超分辨率算法,如music算法,esprit算法等都突破了瑞利极限,那什么是瑞利极限呢?瑞利限来自于光学里面的瑞利准则,说的是光透过一个小孔,会产生衍射现象形成明暗相间的艾利园,也叫衍射环;瑞利极限说的是分辨率的问题,对于阵列信号处理中,阵列的分辨率主要取决于阵列孔径的长度,长度越长,分辨率越好,但是实际情况下阵列孔径不可能无限大,所以存在了一个有限长的阵列孔径,即一定的阵列阵列分辨率;这个确定的阵列分辨率就是瑞丽限。这又引出了另外一个问题:什么是分辨率呢?分辨率
2022-03-28 11:30:21 7529
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