![](https://img-blog.csdnimg.cn/20201014180756918.png?x-oss-process=image/resize,m_fixed,h_64,w_64)
FPGA
文章平均质量分 51
大葱BigOnion
这个作者很懒,什么都没留下…
展开
-
FPGA DDS(直接数字合成器,频率合成器)的理解,与Xilinx 的DDS IP核参数配置
【背景】net_14 DDS的配置【理解】正弦波上的每个点都能对应唯一的相位值,故可以通过相位的值来确定正弦信号的幅值;从上图不难发现相位每过固定的时间都会清零;故可以想象成一个圆的循环;【计算推导】假设有一个相位计数器,计数器的位宽 N = 3bit, 系统时钟频率为f_clk,则系统时钟为T_clk = 1/f_clk;当时钟的上升沿到来的时候则计数,每计数= 8 次则清零;故每清零一次的时间;可推出;输出频率;k为频率控制字(即步长);【理解记忆】原创 2023-08-09 11:17:44 · 219 阅读 · 0 评论 -
Vivado 与 ModelSim 联合仿真时出现 Error loading design 情况
【问题分析】程序的端口列表里面定义的输出端口 po_data 直接与 RAM的IP核例化输出端口直接相连,导致出现这个问题;【出现问题】Vivado 与 ModelSim 联合仿真时出现 # Error loading design;2、将RAM的IP核的输出端口与rd_data相连接——>.doutb(rd_data);3、再将中间接口rd_data与输出端口po_data相连接;【问题背景】控制IP核对RAM进行读写操作;1、定义一个新的中间接口 rd_data;原创 2023-08-03 16:19:23 · 932 阅读 · 0 评论