FPGA DDS（直接数字合成器，频率合成器）的理解，与Xilinx 的DDS IP核参数配置

【背景】net_14 DDS的配置

【理解】正弦波上的每个点都能对应唯一的相位值，故可以通过相位的值来确定正弦信号的幅值；

 从上图不难发现相位每过固定的时间都会清零；故可以想象成一个圆的循环；

【计算推导】

假设有一个相位计数器，计数器的位宽 N = 3bit, 系统时钟频率为f_clk，则系统时钟为T_clk = 1/f_clk；当时钟的上升沿到来的时候则计数，每计数  = 8 次则清零；

故每清零一次的时间  ；

可推出 ；

即 ；为频率分辨率 ；

 

输出频率 ；k为频率控制字（即步长）；

可推导出 ；

 

【理解记忆】

 【Xilinx参数配置】

 输入：

系统时钟 system clock （MHz）;【in_1】（事先已知）；f_clk；

动态范围 Dynamic Range（dB）;【in_2】（由【out_1】控制）；DR = 20*log(2`N) = 48dB;

频率分辨率 Frequency Resolution （Hz）;【in_3】（可控）；delta_f；

输出频率 Output Frequency（MHz）;【in_4】；f_out；

 输出：

输出频率位宽 output width （bit）;【out_1】（事先已知）；f_out；

相位计数器位宽 phase width （bit）；【out_2】（由【in_3】控制）；N；

相位角度位宽 phase angle width（bit）;【out_3】 = 【out_1】；

HEX value 输出频率控制字（16进制）；【out_4】；f_word；