vivado进行管脚约束（详细教程）

1、图形化界面

工程编译通过后，点击

 打开后长这样：

点击layout 选择IO planning：

 点击IO port进行管脚定义：

说明

 设置好保存。

2、直接使用代码定义

添加约束文件

 新建XDC文件

新建好后打开：

添加以下代码：

set_property PACKAGE_PIN AF25 [get_ports rst]

将信号名rst绑定AF25引脚，其他信号同理
set_property IOSTANDARD LVCMOS33 [get_ports rst]

将信号名rst电平定义为LVCMOS33，就是3.3v电平
set_property PULLDOWN true [get_ports rst]

将信号名rst下拉，非必须。上拉PULLUP

约束好保存编译即可。