EDA技术应用Verilog HDL

已于 2023-12-11 11:45:39 修改
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分类专栏： EDA verilog 文章标签： 社交电子
于 2023-12-11 11:42:42 首次发布
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用verilog设计一个3—8译码器

3-8译码器介绍

38译码器是一种 2 n 2^n 2n译码器其功能是把二进制编码的三位数经过译码变为8路输出，一次只有一个输出为选通有效，我们定义三八译码器的输入为A1,A2,A3,输出为S1,S2,S3,S4,S5,S6,S7,S8,表为三八译码器的真值表。
在这里插入图片描述

代码

module three2night(a,s);
       input [2:0]a;
		 output [7:0]s;   
		 reg [7:0]s;
		 always@(a)
		    begin
			     if(a==3'b000)
				  s<=8'b00000001;
				  if(a==3'b001)
				  s<=8'b00000010;
				  if(a==3'b010)
				  s<=8'b00000100;
				  if(a==3'b011)
				  s<=8'b00001000;
				  if(a==3'b100)
				  s<=8'b00010000;
				  if(a==3'b101)
				  s<=8'b00100000;
				  if(a==3'b110)
				  s<=8'b01000000;
				  if(a==3'b111)
				  s<=8'b10000000;
			end
endmodule
仿真波形图

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爱学C语音的猫
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