Verilog 10进制计数器及主要的分频器今天看懂，任务

最新推荐文章于 2024-05-06 17:04:47 发布

whm0077

最新推荐文章于 2024-05-06 17:04:47 发布

阅读量5.2k

点赞数 3

文章标签： module input output 任务优化工具

本文链接：https://blog.csdn.net/whm0077/article/details/6133862

版权

本文介绍了两个Verilog实现的10进制计数器及其综合电路图，强调了硬件思维在设计中的重要性。通过对比，指出第一个设计使用较少的器件且更高效。同时，还给出了一个任意整数通用分频器的Verilog代码，该分频器不考虑占空比，并包含了参数设定和时钟边沿触发的计数逻辑。

摘要由CSDN通过智能技术生成

别小看这个程序，这个小小的程序能看出你的Verilog功底和你的硬件思想（有点夸张哈）

ps:synplify 真的很强，很能优化。。。。

代码1：

               module counter(clk, rst_n, out);
                                  input clk,rst_n;
                                  output [3:0] out;
                                  reg [3:0] count;
                              assign out = count;
                            always @(posedge clk)
                                     if(rst_n)
                                        count <= 0;
                                     else
                                       case(count)
                                         0,1,2,3,4,5,6,7,8: count <= count + 1;
                                       default: count <= 0;
                                  endcase
endmodule

综合的电路图：