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RSS订阅原创 16.FPGA_Verilog 状态机 （二）
可乐机：两块五一瓶可乐，可投一元，五角硬币，输出为可乐和找零流程图： module state(input wire sclk ,input wire rst_n ,input wire [1:0] money ...
2018-08-10 10:08:02
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原创 15.FPGA_Verilog 状态机（一）
可乐机：四元可乐，只投一元硬币。投四元后出可乐，并回到初始状态。流程图： module state (input wire sclk ,input wire rst_n ,input wire money ...
2018-08-10 10:03:48
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原创 14.FPGA_Verilog 按键消抖之松手检测
时序图module key_disappears_shakes(input wire sclk ,input wire rst_n ,input wire key ,o...
2018-08-10 09:56:12
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原创 13.FPGA_Verilog 按键消抖之按下检测
描述: 按键抖动5ms之内，设10ms为抖动时间。cnt控制：key_in为高的时候cnt为0， key_in为高的时候cnt计数，cnt到10ms后保持，在10ms-1时flag拉高。flag信号即为按键消抖之后的信号。时序图: module key_disappears_shakes(input wire sclk ...
2018-08-10 09:17:30
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原创 12.FPGA_Verilog 仿真文件"run do"的书写
.main clear 清屏 quit -sim 退出仿真vilb work 建立workvlog ./tb.v 找路径 ./表示同级vlog ./../design/breathe_led...
2018-08-03 19:39:57
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原创 11.FPGA_Verilog 奇分频
功能：根据系统时钟50M，产生一个频率信号为系统时钟的五分频 描述：分别通过时钟的上升沿和下降沿产生一个计数到5的计数器，两个计数器再分别产生一个占空比为60%的方波，相与即可。如下图为时序图：module freq_division_ji_1(input wire sclk ,input wire ...
2018-08-03 17:39:14
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原创 10.FPGA_Verilog 偶分频
功能：根据系统时钟50M产生一个1MHZ的频率 描述：定义一个计数器为50M/1M/2,变量clk_1M遇到计数器为50M/1M/2时反转即可。//产生1M频率module freq_division_ou(input wire sclk ,input wire rst_n ...
2018-08-03 17:32:58
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原创 9.FPGA_Verilog 流水呼吸灯
功能：使呼吸灯达到流水的效果 描述：定义一个3位计数器，计前8次“呼”和“吸”过程的次数 每一个“呼”和“吸”的过程组合为一组，通过每一组”呼吸”使led达到移位的效果。代码：module liushui_breath_led(input wire sclk ,input wire ...
2018-08-02 20:34:50
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原创 8.FPGA_Verilog 呼吸灯
功能：使led灯由亮灭到亮，由亮到灭描述：定义cnt_us,cnt_ms,cnt_s三个计数器 通过cnt_ms和cnt_s比较来调节占空比 定义flag信号，实现等的亮灭反转代码：module breath_led(input wire sclk ,input ...
2018-08-02 15:39:14
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原创 7.FPGA_Verilog 位拼接往返流水灯
描述：如图定义一个1s的计数器，每隔1s让高电平左移或者右移定义一个flag信号： 当led==4’b1000时，置为高电平，位拼接让led右移 当led==4’b0001时，置为低电平，位拼接让led左移module liushui_flag(input wire sc...
2018-08-02 14:44:13
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原创 6.FPGA_Verilog流水线流水灯
功能：间隔时间为1s，4个led灯逐个点亮，循环往复描述：定义一个1s计数器来控制灯的亮灭时序图如下图所示：代码：module run_led(input wire sclk , input wire rst_n ,output...
2018-08-02 11:28:26
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原创 5.FPGA_Verilog 语法基础之阻塞赋值和非阻塞赋值
阻塞赋值 : “=” 可用于时序逻辑和组合逻辑，组合逻辑必须使用组合逻辑赋值非阻塞赋值 : “<=”只能使用在时序逻辑中在时序逻辑中，使用阻塞赋值和非阻塞赋值差了一个时钟周期在时序逻辑中，通常使用非阻塞赋值，在一个变量赋值时，不能同时出现两种赋值方式程序_仿真举例 ：程序为用一个计数器来控制，四个led中产生一个高电平的移位1.阻塞module ...
2018-08-02 10:41:57
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原创 4.FPGA_Verilog 语法基础之同步复位和异步复位
同步复位 : 复位在时钟上升沿进行异步复位 : 复位可以是时钟也可以是复位触发如下图所示为同步复位和异步复位的区别,图一中A的跳变由时钟的上升沿来触发，图二中A的值可由时钟的上升沿和复位的下降沿来触发。...
2018-08-02 10:11:17
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原创 3.FPGA_Verilog 语法基础之组合逻辑和时序逻辑
组合逻辑和时序逻辑: - 组合逻辑：和时间无关，也就是和时钟无关，时刻都在进行，变量使用assign被赋值。 -时序逻辑：和时间有关，也就是和时钟有关，使用变量使用always被赋值，变量类型要定义成reg型。...
2018-08-02 10:05:33
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原创 2FPGA_Verilog 语法基础之时序控制
时序控制： 首先要有触发条件，触发条件只要有电平变化就会触发，通常情况下以时钟作为触发条件；一个时钟周期内有两次电平变化，通常以时钟的上升沿作为触发条件posedge sclk 如图为两个按键相与控制一个led的量灭，即两个按键全为高电平时led灯为高；按键至少有一个为低电平时，led为低电平，led跳变为时钟的上升沿触发。...
2018-08-02 09:58:38
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原创 1.FPGA_Verilog 语法基础之变量类型定义
变量类型定义: wire : 线型 reg : 寄存器型输入一定为线型，可以省略，只要没有定义类型的变量一定是线型输出的变量可以是线型，也可以是寄存器型，由实际需求决定。always或者initial里的变量必须定义为reg如果使用assign赋值必须定义为线型仿真文件无输入输出，均为内部变量...
2018-08-02 09:45:10
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