计数器模块

本文详细介绍了如何使用Verilog设计计数器模块,包括简单的0-9计数器,时间基准电路,带使能的多周期计数器,以及具备清零和暂停功能的0-9.9秒计时秒表。通过代码片段和原理图展示了具体实现方法。
摘要由CSDN通过智能技术生成

简单的0-9计数器

  • RTL:
    0-9计数器
  • 代码片:
module cnt_0to9(
  CLK   ,   // clock
  CNTVAL,   // counter value
  OV    );  // overflow

parameter CNTVAL_MAX = 9 ;//计数器最大值
parameter CNTVAL_WL = 4 ;//位宽

input CLK;
output [CNTVAL_WL-1:0] CNTVAL;
output OV;

reg [CNTVAL_WL-1:0] CNTVAL;
reg OV;

always @ (posedge CLK) begin
  if(CNTVAL < CNTVAL_MAX)
    CNTVAL <= CNTVAL + 1'b1;
  else
    CNTVAL <= 0;
end

always @ (CNTVAL) begin
  if(CNTVAL == CNTVAL_MAX)
    OV = 1'b1;
  else
    OV = 1'b0;
end
endmodule   // module cnt_0to9

时间基准电路 和 带使能的多周期计数器

  • 时间基准电路
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