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Xilinx vitis 报错Cannot reset APU. APB AP transaction error, DAP status 0xF0000021 解决方法
vitis 报错:Cannot reset APU. APB AP transaction error, DAP status 0xF0000021,由于zynq boot_sel 设置为SD 卡启动导致。把开发板PCB 上的MIO[5:3]管脚都设置为0,即设置为JTAG加载boot后,一切正常原创 2023-05-18 16:31:45 · 1106 阅读 · 2 评论 -
verdi 不能识别vivado 源语解决方法
verdi 不能识别vivado 源语(例如IOBUF , BUFGMUX等),如果代码中有直接例化源语则verdi会报错,如果工程中例化源语比较多,还可能导致淹没其它重要的错误报警。原创 2022-12-02 16:14:41 · 669 阅读 · 0 评论 -
Vivado2020.1 ERROR: [Place 30-681] Sub-optimal placement for a global clock-capable IO pin and MMCM
全局时钟IO管脚和MMCM之间非最优布局。为了解决这错误,可在IO和MMCM之间插入BUFG。IO锁定在IOB_X1Y132 (在SLR 0区域)MMCM被时钟布局引擎暂时放置在MMCME3_ADV_X1Y5 (在SLR1区域)原创 2022-11-30 20:37:49 · 3829 阅读 · 0 评论 -
vivado tcl脚本自动创建工程
在FPGA原型验证中自动化脚本经常用到tcl脚本创建工程,自动综合,生成bitstream全流程跑完,相对于图形化界面创建工程跑bit,用tcl脚本可以大大提高效率。原创 2022-11-22 22:26:43 · 1355 阅读 · 1 评论 -
WaveDrom 时序图编辑器
最近画时序图发现一个非常好用工具wavedrom,该工具优点:免费 ,灵活 ,支持网页在线编辑,脚本语法简单上手快。可以导出高清SVG格式图片。用脑图总结工具用到的关键字。并写了简单示例。原创 2022-11-08 16:46:30 · 621 阅读 · 0 评论 -
FPGA中的复位总结
这段时间做FPGA原型验证,发现有个复位信号经过跨片后由管脚输入到另外一片FPGA,信号经过IBUF后插入了BUFG再route到对应的寄存器。由于输入复位管脚非时钟专用管脚,导致vivado综合会报错,需要以下加额外的约束才能跑过去。之前一直以为BUFG是时钟专有布线资源,没想到复位也会走BUFG。什么时候复位会走全局时钟网络?高电平复位与低电平复位有何区别?FPGA中使用复位需要注意些什么?原创 2022-11-07 22:50:05 · 1561 阅读 · 0 评论 -
FPGA中触发器和锁存器总结
总结FPGA中触发器与锁存器类型,通过简单实例来看看代码到综合网表再到底层基本元件映射关系原创 2022-11-06 11:31:09 · 2536 阅读 · 0 评论