vivado tcl脚本自动创建工程

    在FPGA原型验证中自动化脚本经常用到tcl脚本创建工程，自动综合，生成bitstream全流程跑完，相对于图形化界面创建工程跑bit，用tcl脚本可以大大提高效率。

    全流程自动化脚本示例：

set project path ../../

set project_name fpga_top

set project part xcvu29p CIV-fsga2577-2-i

set top module leon3mp

create project $project name $project path -part $project part -force

source $project_path/creat_proj/tcl_file/mcu_vivado_filelist.tcl

set property top $top_module [current fileset]

set property target language VHDL [current project]

set property default_lib work [current project]

set property strategy Flow_AlternateRoutability [get_runs synth_1]

launch_runs synth_1 -jobs 32

wait_on_run synth_1

after 50000

launch_runs impl_1 -jobs 32

wait_on_run impl_1

after 50000

launch_runs impl_1  -to_step write_bitstream  -jobs 32

wait_on_run impl_1

exit

自动化脚本基本流程：

1， 创建工程

2，加入filelist

3，设置工程参数

4，综合

5，实现

6，生成bit