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[DRC REQP-21]

解决[synth 8-439]错误

无

zynq中拥有两个Cortex-A9的cpu，每个cpu有32bit的定时器和32bit的看门狗定时器。这些定时器都是由CPU频率的1/2驱动的。（CPU时钟频率若为666.666MHz，则寄存器为 333.333MHz）。两个三重时钟计数器通常是CPU频率1/4或1/6，并且可用于信号的脉冲宽度的计数。结构：（可看到控制中断控制器）一、CPU定时器和看门狗定时器...

第一步，新建工程1）搭建硬件平台首先，打开Xilinx SDK，选择新建，other；选择“Hardware Platfotm Specification”。2）在弹窗中输入 Project name，并指定 hdf 文件，可以使用提供的 hdf 文件（该文件由 vivado 编译输出）。第二步，新建FSBL（开始进入正题）1）选择新建“Application Project”，在弹窗中输入工程名“fsbl”，其他选项如下图所示，点击“next”；2）在随后的弹窗中，选择“Zynq

FSBL代码分析主要分析FSBL下的main函数1、对PCW进行初始化调用ps7_init函数主要是对ps端配置信息进行初始化操作，包括 MIO,PLL,CLK and DDR在vivado软件中通过图形化的方式对zynq ps 端外阿佘进行相关配置，那么这些配置信息会写入到hdf文件，SDK (或petalinux)会对hdf文件进行解析并生成对应的寄存器配置表，然后FSBL工程中会通过ps7_ init 函数将寄存器配置表写入到对应的寄存器中，完成对MIO/PLL/CLK/DDR等外设的硬件配

我们在使用zynq时，通过查看手册可以看到uart在ps端。通过使用PS端的串口打印消息方便在单独使用ps时的调试。UART控制器是一个全双工的异步收发控制器，在zynq内部包含uart0和uart1两个控制器。每一个UART 控制器支持（1）可编程波特率发生器（2）64字节接收和传输的FIFO（3）可编程协议：a、数据位8，7，6 b、停止位1、1.5、2 c、校验方式UART的系统结构框图如下：![在这里插入图片描述](https://img-blog.csd

AXI lite interface一、基础知识AXI4包括了1、AXI lite（一般用于传输少数据的ip通信或者minibatch data） 2、AXI full（high performance） 3、AXI stream（以数据流的形式发送数据，与1，2不同，它没有地址，视频常用）。Axi-lite1、时钟同步和复位：ACLK(同步时钟)和aresetn（同步，低电平有效复位）2、地址（1）写地址：write address（aw）AWADDR（2）读地址：read address（