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Verilog HDL
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此心安处是吾乡_
人生是一场长跑
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我的Verilog学习历程(三) 时序电路的一个例子:实现连加
学艺不精的我又来记录了(doge有何错误以及需要改进的地方希望大家不吝指出!先看题目:实验内容:实验一个可以实现连续加法功能的计算器具体要求如下:1) 输入100MHz时钟,由EGO1板通过FPGA管脚直接输入;2) 电路可实现连续加法功能,例如 A+B+C+……=S。其中A、B、C均为一位十进制数,采用8421码方式输入。加数的个数不超过10个,即S不超过100。但超过两位数时,显示后两位,舍弃百位。3) 加数输入通过拨4开关SW3-SW0输入,SW3为MSB,通过按键开关确定输入。加号和原创 2020-05-10 23:14:59 · 3635 阅读 · 3 评论 -
我的Verilog HDL学习历程(二) 组合逻辑电路的一个实例:基于EGO1板子
题目:实验一个多功能数字电路模块具体要求如下:1) 输入数据为两个一位十进制数A和B,A和B均为8421码表示,其中数据A由拨动开关SW7-SW4输入(SW7为MSB),数据B由SW3-SW0输入(SW3为MSB);2) 电路的功能包括求和、比较大小、输出最大值和输出最小值四种;分别由如下图所示的按键开关控制,当按键按下时,电路执行相对应的功能并输出结果。3) 求和功能描述:当按下求和...原创 2020-04-15 23:23:09 · 5028 阅读 · 8 评论 -
我的Verilog HDL学习历程(一) Verilog基本语法与应避免的问题
作为一个Verilog初学者,想在此记录下自己的学习历程。我的老师说的一句话我很赞同,不用刻意地去学很多Verilog的语法,就像我们大多数人都不会抱着一本word2016使用大全来从头学word一样。Verilog只是一个工具,现学现卖,熟能生巧就行了。下面首先介绍一下Verilog的一些基本的语法。Verilog当中的常用数据类型reg寄存器型,但综合不一定生成寄存器...原创 2020-04-15 22:56:25 · 840 阅读 · 0 评论