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原创 【Verilog数字系统设计——用任务和函数实现斐波纳契数列求值】
1 分别用任务和函数实现斐波纳契数列求职;2 斐波纳契数列递归的方法定义如下:F(0)=0,F(1)=1,F(n)=F(n-1)+F(n-2);3 注意在实验中认真区分理解任务和函数异同;4 实验提交Verilog设计文件(.v文件)、仿真波形截图文件打包,压缩包以自己的学号+姓名命名;
2022-10-14 15:47:11 372 1
原创 【Verilog数字系统设计——数字跑表】
1 编程实现一个数字跑表。该跑表模块端口至少应包括:1.1 CLK: 时钟信号(测试时钟频率自己设定);1.2 CLR: 异步复位信号;1.3 START: 开始计时信号(异步使能);1.4 PAUSE: 暂停计时信号(异步使能);1.5 MSH,MSL: 百分之一秒的高位和低位;1.6 SH,SL: 秒信号的高位和低位;1.7 MH,ML: 分钟信号的高位和低位。。2 要求完成程序编辑、编译、时序仿真;
2022-10-14 15:41:02 1721
原创 【Verilog数字系统设计——编程实现512x8的ROM和RAM】
【代码】【Verilog数字系统设计——编程实现512x8的ROM和RAM】
2022-10-10 09:42:18 1123 1
原创 stm32 测频率(1HZ—15MHZ时精度0.01%,可测更高,但不是很准)
stm32 测频率外部中断(低频)输入捕获模式(中高频)外部计数器模式(高频)准备电赛的过程中,尝试了几种测量频率的方法,也参考了一些博主,没有一种可以测量范围很广的方法,那就都尝试一下,需要什么就用什么吧。下面的代码都是我运行成功的,可以测量平台:stm32F407外部中断(低频)第一个想到的就是外部中断,也是最简单的方式,在每一个上升沿或者下降沿进入一次中断,定时统计进入中断的次数,即可算出频率,如果需要计算出占空比,可以在用另外一个定时器测量上升沿和下降沿的时间就可以啦,下面贴出外部中断和
2021-08-30 14:42:30 25973 61
原创 lvgl移植到 stm32 (stm32H743IIT6)
这里写自定义目录标题欢迎使用Markdown编辑器新的改变功能快捷键合理的创建标题,有助于目录的生成如何改变文本的样式插入链接与图片如何插入一段漂亮的代码片生成一个适合你的列表创建一个表格设定内容居中、居左、居右SmartyPants创建一个自定义列表如何创建一个注脚注释也是必不可少的KaTeX数学公式新的甘特图功能,丰富你的文章UML 图表FLowchart流程图导出与导入导出导入欢迎使用Markdown编辑器你好! 这是你第一次使用 Markdown编辑器 所展示的欢迎页。如果你想学习如何使用Mar
2021-08-29 17:00:28 2703 6
空空如也
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