wnazhe45的博客

多bit的数据流跨时钟域处理常采用异步FIFO 异步FIFO的结构框图如图所示 异步FIFO的代码如下： module asyn_fifo#(parameter DSIZE = 8, parameter ASIZE = 4)( output [DSIZE-1:0] rdata, //读数据 output reg wfull, //写满 output reg rempty, //读空 input [DSIZE-1:0]

VERILOG时钟分频设计 1.偶分频模块设计 偶分频意思是时钟模块设计最为简单。首先得到分频系数M和计数器值N。 M = 时钟输入频率 / 时钟输出频率 N = M / 2 如输入时钟为50M，输出时钟为25M，则M=2，N=1。偶分频则意味着M为偶数。 以M=4，N=2为例，我们希望得到的输出时钟时序如下： ...