在vivado创建实现约束

添加引脚约束

一 通过GUI实现引脚约束

1.创建约束文件
2.在vivado上方菜单栏layout中选择I/O Planning
3.在I/O规划器底部出现“I/O ports”窗口
4.在“I/O ports”中定义引脚位置和电气标准
5.完成引脚约束后，按住【Ctrl+S】组合键，弹出“out of date design”对话框，单机OK按钮，退出该对话框。
6.弹出“save constraints”对话框，在该对话框中，选中“select an existing file”前面的复选框，即将I.O约束条件保存到.xdc文件中。单击OK按钮，推出“save constraints”对话框。
7.下拉layout菜单栏重新选择“default layout”选项。
8.在source中，双击约束文件，可以看到约束代码清单。

二 通过文本设置引脚约束

1.引脚分配设置命令：

set_property PACKAGE_PIN <pin name> [get_ports <ports>]

2.引脚驱动能力设置命令：

  set_property DRIVE <2 4 6 8 12 16 24> [get_ports <ports>]

3.引脚电气标准设置命令：

set_property IOSTANDARD <IO standard> [get_ports <ports>]

3.引脚抖动设置命令：

set_property SLEW <SLOW|FAST> [get_ports <ports>]

3.引脚上拉设置命令：

set_property PULLUP true [get_ports <ports>]

3.引脚下拉设置命令：

set_property PULLDOWN true [get_ports <ports>]

添加简单时钟约束

一 通过GUI实现时钟约束

1.在“Flow Navigator”窗口中，找到并展开“SYNTHESIS”选项。在展开项中，找到“Open Synthesized Design”选项，找到单击“Edit Timing Constraints”。

2.弹出“Timing Constraints”窗口，如图1所示，在该窗口中，双击标记为“Double click to create clock constraint”的文字。

3.弹出“create clock”对话框，如图2所示，在该对话框中。单击“source objects”右侧 … 按钮。

4.弹出“specify clock source objects”对话框，如图3所示，单击【find】按钮。在“result”窗口中选择“clk”，单击右侧的→按钮，将其添加到右侧的“selected”中

5.单击“set”按钮，退出“specify clock source objects”对话框。

6.返回“create clock”对话框，从图中可知，在“source objects”右侧文本框中添加了【get_port clk】。在“waveform”窗口中，将clk约束为50%占空比。

7.单击OK按钮，推出“create clock”对话框。

8.按住【Ctrl+S】将该约束保存到.xdc文件中。

二 通过文本实现时钟约束

create_clock -period 10.000 -waveform {0.000 5.000} [get_ports clk]