利用Xilinx FPGA进行DDR3读写控制总结(二)

最新推荐文章于 2024-03-18 22:36:55 发布
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分类专栏： DDR3 Xilinx FPGA
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MIG控制器概述

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  MIG IP核的结构如上图所示,可以看出MIG控制核主要有三个部分组成:User Interface Block, Memory Controller, Physical Layer. 而我们在利用MIG控制核对DDR3读写时需要了解并做好逻辑控制的主要是User Interface.

  User Interface中各信号的定义以及时序在Xilinx 的MIG用户手册(UG586)上有非常详细的描述,这里就不介绍了,因为在使用一个IP核之前还是要先学会看用户手册的.

  对User Interface详细了解以及对Physical Layer 和Memory Controller有一个大概的认识后,下面我们开始建立MIG工程.

step by step 建立工程

step1: 打开IP catalog,输入搜索MIG,选择memory interface generator(7 series)
step2:单击 NEXT
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Step3:选择 Create Design 单击 NEXT
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Step4:选择兼容 的型号 单击 NEXT
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Step5:选择 DDR3 单击 NEXT
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Step6:设置 MIG引脚时钟频率(这里设置为800MHz) 、内存型号、内存的数据位宽
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Step7:设置内部时钟频率为200MHz, 不使用调试信号
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Step8:系统和参考时钟时钟选择 no buffer,MIG 低电平复位,XADC 补偿使能(本例没有使用到，但是
仍然势能)
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Step9:终端阻抗选择 50hms ，和 DCI级联
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Step10:选择 Fixed Pin Out
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Step11:根据原理图手动填写 PIN 脚定义
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Step12:填写完成后
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Step13:单击 NEXT
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Step14:单击 NEXT
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Step15:单击 NEXT
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Step16:单击 NEXT
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Step17:单击 Generate
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Step17:右击 Open IP_Example Design…
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Step18:设置好 IP 的路径
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Step19:创建完成后的工程
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不聪明的阿哲
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FPGA 读写测试DDR3
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【Xilinx FPGA】DDR3 MIG IP 仿真
洋洋Young的博客
06-09 2682
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FPGA通过MIG IP读写DDR3
weixin_44678052的博客
08-14 1055
本期将接收如何驱动DDR3存储器，当然不会像SDRAM那样，自己手写驱动；而是借助Vivado提供的MIG IP来完成这项工作。但是建议在学习DDR3之前，可以学习一下且写一下SDRAM的驱动，因为它们的涉及到的存储原理和框架一样，只不过DDR3在其基础上增加了一些功能和特性而变得复杂了起来，学会了SDRAM可以约等于学会了DDR3，是不是很nice。IP核的创建就不作过多的介绍了，点点点就可以，在关键的位置注意一下就可以了(与硬件电路是否一致)。
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AXI4（Advancede Xtensible Interface 4）是一种高性能、高带宽的总线接口协议，用于在系统级芯片设计中连接不同的IP核（Intellectual Property）或模块。它是由ARM公司开发的，被广泛应用于各种SoC（System-on-Chip）设计中。AXI4接口协议定义了一组规范，用于描述数据传输、地址传输、控制信号和时序等方面的要求。它提供了一种灵活的、可扩展的接口，支持高性能和低功耗的系统设计。灵活性：AXI4接口支持多种传输模式，包括单个传输、突发传输和流传输。
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