2018年04月_ALIFPGA

10月 09月 08月 07月 06月 05月 04月 03月 02月 01月

原创浅谈FPGA的选型

工欲善其事必先利其器，开发FPGA的第一步，当然是选择一片符合设计需求的芯片。器件特色选片第一个关注的应该是FPGA器件的专用资源。例如是否需要高速接口，如果需要的话，需要多少个通道，各个通道需要的最高收发速度是多少。同样，如果需要实现运算量较大的算法模块时，则要求FPGA器件需要有大量的DSP模块，并拥有足够多的RAM块来配合这些DSP模块。规模大小

2018-04-26 19:06:56 1681

原创浅谈FPGA有限状态机

状态机几乎可以实现一切时序电路。有限状态机（FiniteStateMachine， FSM），根据状态机的输出是否与输入有关，可分为Moore型状态机和Mealy型状态机。Moore型状态机输出仅仅与现态有关和Mealy型状态机不仅与现态有关，也与输入有关，所以会受到输入的干扰，可能会产生毛刺（Glith）的现象，所以我们通常使用的是Moore型状态机。状态机的编码，二进制编码（B

2018-04-25 08:33:43 4365

原创上一步是硬件描述语言，下一步是FPGA

上一步是硬件描述语言，下一步是FPGA。学习了硬件描述语言(Verilog或者VHDL)之后，FPGA该如何继续。世上没有捷径，每一步都得踏踏实实的走。学习FPGA也是这样，在有了硬件描述语言的基础之上，可以学习FPGA基础。学习模块的划分和接口的定义，可参考FPGA厂商的一些实例设计，想办法实现一遍，学习一些解决问题的套路，处理问题的技巧，知道写一个能用的东西大概需要哪些

2018-04-24 08:48:20 368

原创学习FPGA需要做哪些

有些人比较差，做了一些介绍，有误导成分。有些人水平太高，介绍的很好，但是很多人依旧听不懂，得到的肯定很少。学习FPGA，在不同层次的人明显有不同的答案。熟悉硬件描述语言语法，不需要什么都会，但是要记住几个经典的时序，逻辑电路的描述方式。熟悉三个经典电路描述并仿真。学会用逻辑分析仪抓取数据。三个经典电路分别是，分频器，计数器（可做一个时钟），序列检测器。上板卡跑一个灯，熟悉一

2018-04-23 09:23:43 2487

原创简述FPGA时序约束理论

FPGA时序约束简介。时序约束的场景：在简单电路中，当频率较低时，数字信号的边沿时间可以忽略时，无需考虑时序约束。但在复杂电路中，为了减少系统中各部分延时，使系统协同工作，提高运行频率，需要进行时序约束。通常当频率高于50MHz时，需要考虑时序约束。限制FPGA最大频率的因素：组合逻辑延时越多的门电路，所构成的组合逻辑延时越大，以ALTERA C4为例，FPG

2018-04-20 09:31:23 300

原创 FPGA与嵌入式一点见解

FPGA：即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。嵌入式系统（Embedded system），是一种“完全嵌入受控器件内部，为特定应用而设计的专用计算机系统”，根据英国电器工程师协会（U.K. Instituti

2018-04-17 08:18:38 12760

原创 FPGA中RAM使用探索

FPGA中RAM的使用探索。以4bitX4为例，数据位宽为4为，深度为4。第一种方式，直接调用4bitX4的RAM。编写控制逻辑对齐进行读写。 quartus ii 下的编译，资源消耗情况。85C模型下的时钟频率。0C模型下的时钟频率。第二种方式，调用1bitX4的RAM，例化4次。编写控制逻辑对齐进行读写。

2018-04-16 08:39:01 4702 1

原创可控硅的工作原理和主要作用

可控硅的工作原理为：要使晶闸管导通，一是在它的阳极A与阴极K之间外加正向电压，二是在它的控制极G与阴极K之间输入一个正向触发电压。晶闸管导通后，松开按钮开关，去掉触发电压，仍然维持导通状态。如果阳极或控制极外加的是反向电压，晶闸管就不能导通。控制极的作用是通过外加正向触发脉冲使晶闸管导通，却不能使它关断。使导通的晶闸管关断，可以断开阳极电源或使阳极电流小于维持导通的最小值（称为维

2018-04-13 09:11:20 3214

原创异步电路中时钟同步的方法

时钟是数字电路中所有信号的参考，特别是在FPGA中，时钟是时序电路的动力，是血液，是核心。没有时钟或者时钟信号处理不得当，都会影响系统的性能甚至功能，所以在一般情况下，在同一个设计中使用同一个时钟源，当系统中有多个时钟时，需要根据不同情况选择不同的处理方法，将所有的时钟进行同步处理，下面分几种情况介绍时钟的同步处理方法。第一种情况：当有多个时钟在同一个数字电路中，且有一个时钟(

2018-04-12 11:07:40 4728

原创 FPGA中计数器设计探索

FPGA中计数器设计探索，以计数器为32位为例：第一种方式，直接定义32位计数器。reg [31:0]count;quartus ii 下的编译，资源消耗情况。85C模型下的时钟频率。 0C模型下的时钟频率。 chip planner下资源分布情况。第二种方式，定义2个16位计数器。reg [15:0]

2018-04-09 08:18:19 1387

原创 FPGA层次结构和复位策略

FPGA设计中，层次结构设计和复位策略影响着FPGA的时序。在高速设计时，合理的层次结构设计与正确的复位策略可以优化时序，提高运行频率。设计中，合理的层次结构是我们所追求的。划分时，按照逻辑分区将设计划分成相应的功能模块。这种层次结构提供便于在层次边界寄存输出的方法，从而限制特定模块的关键路径。这样分析和修复在单一模块中定位的时序路径就很容易。实际上，定位超高时钟速度时，应

2018-04-08 08:15:29 260

转载 CAN总线位仲裁技术

CAN总线位仲裁技术只要总线空闲，任何单元都可以开始发送报文。要对数据进行实时处理，就必须将数据快速传送，这就要求数据的物理传输通路有较高的速度。在几个站同时需要发送数据时，要求快速地进行总线分配。如果2 个或2 个以上的单元同时开始传送报文，那么就会有总线访问冲突。通过使用识别符的位形式仲裁可以解决这个冲突。CAN总线以报文为单位进行数据传送，报文的优先级结合在11位标识符中，具

2018-04-03 09:31:23 3307 1