你还在担心你的阻抗吗？-Allegro17.2新功能

讲到Allegro17.2的新功能，搜索一下就可以出现一堆一堆的文档，罗列了各种各样的新功能，像什么新的封装设计，实时协同设计，软硬结合板设计的优化等等，其实17.2还有一些藏得比较深的新功能，比如本文提及到的新功能——走线阻抗检查,让layout工程师不需要再担心走线阻抗不连续的问题。

涉及到PCB布线的时候，阻抗是不可忽视的一个重要因素。PCB板上总会有各种各样的因素导致走线阻抗不连续，线宽，拐角，耦合等原因以外，还有Anti-pad，跨参考区域，相邻层铜皮等原因。这些影响因素，如果单从检查方面来说，需要考虑的可能是单板时间周期的影响。然而，总是有一些因素的影响是无法避免的，但是这些因素对阻抗的具体影响变化是怎样的，是单纯的检查无法评估的。如果可以直观的看到信号上每一段线的阻抗，那么对于layout工程师衡量信号完整性以及提升设计的准确性，有着至关重要的参照价值。本文介绍的新功能就能有效的评估板上走线阻抗，下面通过具体实例来展示Allegro17.2中走线阻抗检查在实际工程项目中的应用。

板子的具体层叠如下图，将层叠设置在Cross section editer中，不然的话，会直接用板子的默认层叠仿真，如果是特殊板材的话，还需要将板材的Dk，Df参数设置好，我们的层叠是用普通FR4的板材，所以不需要修改材料。

下面是L03层信号和L04层铜皮的具体情况。第三层走线参考层为L02和L05，理论上来讲L03和L04的相邻层设计的层叠在通讯板来讲是比较常见的，通常的相邻层之间的厚度也就是到参考层的2倍左右，然而有的layout工程师可能考虑相邻层平行走线串扰比较大，因此部分区域L03和L04垂直布线，但是部分区域的话，会出现L03布线，L04层铺电源铜皮的情况，这种情况下，L4层的铜皮对L3层的信号，阻抗影响到底有多大呢？

现在通过走线阻抗检查的工具来分析信号线的具体阻抗情况。首先将上面的层叠在软件中设置好，其他设置比较简单，如下图所示选择Impedance Workflow。

选择Net Based模式，接着选择想要分析的网络名，选择start，就会出现进度条，可以随时知道分析进度。

查看结果有两种模式，如下图所示，一种是通过颜色区别，结果直观显示在信号线上，另一种是用图表来显示，分别列出每一段走线阻抗以及具体的RLC参数。

从上面两种结果展示来看，L04层的铜皮对于信号线的阻抗有5欧姆左右的影响，如果想要减小阻抗变化的话，可以选择增加L03到L04之间的厚度或者将中间的两个地层修改一个为电源层，去掉L04的铜皮。但是后者可能带来跨分割等新的问题，所以我们验证一下修改层叠的方式，层叠及结果如下图，可以看出相邻层的铜皮映射对阻抗的影响减小到了1欧姆左右。在设计的过程中，通过走线阻抗分析这个功能，可以随时了解板子上走线阻抗的具体情况，随时修改，让layout工程师真正的不再担心阻抗控制的问题。

提问：大家觉得Allegro17.2还有什么其他有意思的新功能？