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FPGA
文章平均质量分 57
Greate AUK
十岁迎风尿十丈,如今顺风湿草鞋
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波形图绘制(可导出至visio)
1. TimeGenp安装链接:https://pan.baidu.com/s/1jOpp1uK-cioe47idyadjEQ提取码:excw2. 绘制完成后导出至visio以下内容摘自:https://blog.csdn.net/gsjthxy/article/details/110825795画完之后去掉背景logo:(1)View-TimeGen Logo去掉勾(即去掉右下角的字符);View-Bounding Rectangle去掉勾(去掉四周黑色边框);(2)File-Exp转载 2022-01-26 16:25:21 · 2204 阅读 · 0 评论 -
使用VScode搭建轻量级Verilog开发平台
请看原文链接:https://zhuanlan.zhihu.com/p/393293612附上软件:https://download.csdn.net/download/wxkhturfun/75542411转载 2022-01-12 17:47:45 · 236 阅读 · 0 评论 -
一生一芯记录(一)
1.工程shell脚本tree:.├── build.sh└── projects└── counter├── csrc│ └── main.cpp└── vsrc└── top.v有改动#!/bin/bash#./build.sh -e counter -b -s#./build.sh -e counter -w vlt_dump.vcd#./build.sh -e counter -c build_testVERSION="1.19"help(原创 2021-09-17 17:15:13 · 1645 阅读 · 0 评论 -
rocket-chip——vcs安装
1.前言按此链接https://github.com/chipsalliance/rocket-chip进行rocket-chip的下载与编译,但是到:cd vsimmake编译出错,需要vcs故出此文,前述下载与编译仍严格按照rocket-chip的github链接2.查看系统几核echo $(nproc) 3.我的/etc/profile这是其中的最后三行export PATH=/usr/software/sbt/:$PATHexport RISCV=/home/jack/roc原创 2021-09-08 15:26:05 · 816 阅读 · 0 评论 -
modelsim仿真脚本
windows10环境1.run.do老版Modelsimvlib workvmap work workvlog *.vvsim -t ns -novopt -voptargs=+acc work.tbview signals wave 新版Modelsimrun.do文件:vlib workvmap work workvlog *.vvsim -t ns -voptargs=+acc work.tbview signals wave 2.sim.batecho原创 2021-07-27 10:57:53 · 811 阅读 · 0 评论 -
GHDL+gtkwave
前言之前https://blog.csdn.net/wxkhturfun/article/details/110822618,链接中提到如何使用iverilog+gtkwave开源仿真软件来进行verilog代码的仿真,使用iverilog还可以将verilog转换为VHDL。但是遗憾是iverilog对VHDL并不怎么支持,所以本章介绍如何使用GVHD+gtkwave来进行仿真,GVHD可在windows、Linux、Mac下运行,本文依就是Linux1.GVHD安装sudo apt-get ins原创 2021-07-01 14:51:22 · 1245 阅读 · 4 评论 -
建立时间与保持时间
建立时间与保持时间CMOS 工艺下的 D-FF 结构如图 1-4 所示,先由传输门和两个反相器组成一个循环电路(锁存器),再由前后两级锁存器按主从结构连接而成。这里的传输门起开关的作用,随着 CLK 的状态变化切换开关。只看输出的话,前级锁存器的值会将时钟输入的变化井然有序地传入后级锁存器。为了防止时钟信号变化时输入信号发生冒险,从而使稳定的输入信号进入前级锁存器,前级锁存器的时钟相位应该与产生输入信号的电路时钟反向。图 1-5 为 D-FF 的原理图。当 CLK=0(主锁存器工作)时,位于前级的主锁原创 2021-05-23 21:30:02 · 744 阅读 · 0 评论 -
VScode绘制波形图
以下内容部分摘自:https://my.oschina.net/SamXIAO/blog/44845721.安装插件:Waveform Render2.创建一个.json文件比如:test.json在该文件下写入:{ signal: [ { name: "clk", wave: "p.....|..." }, { name: "Data", wave: "x.345x|=.x", data: ["head", "body", "tail", "data"] }转载 2020-12-17 20:23:58 · 3151 阅读 · 0 评论 -
NTT数论变换(二)
上一篇:https://blog.csdn.net/wxkhturfun/article/details/110522531其中提到的FNTT()里的具体实现中,有三层循环,在对将其改为Verilog实现时,需要分晰清每一层的具体关系,所以将原python代码中的Fntt()改为如下的PrintFNTT(),以打印出每一层的关系class GoToRader(): def __init__(self): self.a=[] self.length=原创 2020-12-14 21:28:26 · 1065 阅读 · 1 评论 -
Verilog踩坑日记
1.Verilog描述reg[7:0] mema[0:255] ; 声明一个数组mema为256*8bits寄存器,其索引为0~255,宽度为8reg arrayb [7:0] [0:255]; 声明一个二维数组,其数据为1位寄存器time hist[1:1000]; 有1000个时间值的数组reg [1:n] rega; 一个n位的1个深度的寄存器(存储器)reg mema [1:n]; 一个1位的n个深度的寄存器(存储器)...原创 2020-12-07 17:05:05 · 1478 阅读 · 1 评论 -
Vivado空引脚分配
有些信号没有进行引脚约束,为防止报错则可加入:set_property SEVERITY {Warning} [get_drc_checks NSTD-1]set_property SEVERITY {Warning} [get_drc_checks RTSTAT-1]set_property SEVERITY {Warning} [get_drc_checks UCIO-1]原创 2020-06-01 11:21:16 · 2855 阅读 · 0 评论 -
FIFO位宽
1、高位宽转换为低位宽:高位先输出,例:32bit转为8bit :wr_data = 0x01020304输出顺序为:rd_data0 =0x01,rd_data1 =0x02,rd_data2 =0x03,rd_data3 =0x04;2、低位宽转高位宽:先进的在...转载 2020-05-02 10:42:20 · 1642 阅读 · 0 评论 -
内存
内存 内存(Memory)指的是内存存储器,又称为主存,是CPU用来直接寻址和存储的空间,它相当于一座桥梁,用以负责诸如硬盘、主板、显卡等硬件上的数据与处理器之间数据交换处理,我们可以把内存看作数据缓存区,一个高速的缓存区。内存之所以称为内存,是相对于硬盘这些外存而言,我们要用的软件数据都安装存放在外存上,但是当我们运行他们时,就需要把这些软件的数据调入内存,才能运行顺畅,因为CPU...转载 2020-04-11 20:54:50 · 585 阅读 · 0 评论 -
quartus--图像显示、缩放、移动(三)
三.图像显示、缩放、移动1.调用PLL(phase locked loop)同上一篇讲的讲用ROM ip核类似,直接搜索pll即可,懂点英文调用很简单,这里不再具体阐述。2.行扫描与场扫描第一篇里的VGA原理中,我们知道由于视觉暂留效应,并避免前一次图像的的余辉影响下一个图像,所以每行、每场的像素显示必须有消隐的过程。行扫描:always@(posedge iclk or posedg...原创 2020-01-18 10:19:08 · 4143 阅读 · 5 评论 -
quartus--图像显示、缩放、移动(二)
接上一篇https://blog.csdn.net/wxkhturfun/article/details/104027027二.图像预处理1.为何要预处理上一篇我们讲到要将图像格式转换成.mif格式,当然也可以是.hex格式,这里我们采用第一种。因为quartus17.1rom的存储主要支持的就是这两个种格式。2.如何转换图像格式这里给出两种方案(均亲测有效)2.1方案一:利用MAT...原创 2020-01-18 09:28:15 · 5239 阅读 · 0 评论 -
quartus--图像显示、缩放、移动(一)
一. 图像显示原理工具:quaruts prime17.1、vga显示屏、台湾友晶DE2-115开发板原理:DE2-115平台含有D/A芯片(ADV7123),芯片内部有3路10位宽度的D/A转换器,所以RGB三个通道的位数都是10位,最高支持16001200像素的分辨率,刷新为100Hz的视频信号的D/A转换其主要控制端有:1.~BLANK:复合消隐信号,低电平有效。2.~SYNC:...原创 2020-01-18 08:52:33 · 3715 阅读 · 2 评论