基于FPGA的算数逻辑单元ALU设计Verilog代码VIVADO仿真

名称：基于FPGA的算数逻辑单元ALU设计Verilog代码VIVADO仿真（文末获取）

软件：VIVADO

语言：Verilog

代码功能：

算术逻辑单元(ALU)的 verilog HDL描述。

该电路能进行两个算术运算和两个逻辑运算,且由一个2位的输入来选择操作。四个运算为加、减、与和或。(参与运算的两个变量各为1个一位二进制数)

1. 工程文件

2. 程序文件

3. 程序编译

4. Testbench

5. 仿真图

部分代码展示:

module ALU(
input [1:0] SEL,//选择输入
input A,//输入变量1
input B,//输入变量2
output reg result//结果
);
always@(SEL,A,B)
case(SEL)
2'b00:result=A+B;//加
2'b01:result=A-B;//减
2'b10:result=A&B;//与
2'b11:result=A|B;//或
endcase

源代码

 扫描文章末尾的公众号二维码