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RSS订阅原创 Quartus ii altera CPLD 到 ISE xilinx CPLD 代码移植中IP和库差异的解决
问题描述：代码直接加载到ise工程中时，发现没有找到移位寄存器和D触发器对应的IP或者库，解决方法：我的解决方法直接用HDL写一个这样的行为模块。1、对于移位寄存器 ，直接找到altera对应的行为描述文件：220model.vhd(Verilog为.h文件)，路径在安装目录找，我的路径为：D:\intelFPGA\18.1\quartus\eda\sim_lib，找到对应的模块：找到对应的行为描述语句：参照语句自己写一段就可以。你还可以发现，自己写其实是会比自带的IP核简单些，...
2021-10-14 09:18:45
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原创 Warning (276020): Inferred RAM node “ram:block_IQ_filter[3].ram_qout_inst0|dcMem_rtl_0“ from synchro
问题描述：警告 (276020)：从同步设计逻辑推断出 RAM 节点“RAM:b2v_RAM|RAM256_rtl_0”。 添加了直通逻辑以匹配原始设计的 read-during-write 行为。以保证读取到了是最新的数据但若可以保证不会在写的同时读取数据，则可以或略此警告！若想消除警告！不想检查此项，可以设置关闭“Add Pass-Through Logic to Inferred RAMs”逻辑选项，在QUARTUS界面找不到此项，可以在用脚本声明，.tcl增加一项：set_gl...
2021-07-30 10:53:40
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原创 FPGA VERILOG中怎么给可变长度的变量赋值全是1
问题描述：看了一些网友提供的方法：将其赋值为-1就可以了，a=-1，补数表示就是全1。可以做到，但编译会提示警告Warning (10230): truncated value with size 32 to match size of target。原因分析： 长度不定时，系统会自动分配32位位宽，虽然做到赋值全1，但这样比较浪费资源写成：assign xxx = 1[0+:width];则会报语法错误：Syntax error near "["解决方法：assign xxx[0+:.
2021-07-08 11:45:14
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原创 解决 Quartus Prime 18.1multiply adder intel FPGA IP生成后无法打开编辑问题
问题描述：Quartus Prime 18.0 下生成IP之后，在IP component下右键点击此IP，选择edit in parameter editor，不能打开IP核，提示： Megawizard Plug-in Management，multiply adder intel FPGA IP v18.1 could not be found in the specified paths；原因据说是因为Inter 收购Altera后，涉及到的一些名称的改动没改好； 而我看到的是直接没有这个版.
2021-07-06 20:24:03
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空空如也
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