Quartus ii altera CPLD 到 ISE xilinx CPLD 代码移植中IP和库差异的解决

 问题描述：代码直接加载到ise工程中时，发现没有找到移位寄存器和D触发器对应的IP或者库，解决方法：我的解决方法直接用HDL写一个这样的行为模块。

1、对于移位寄存器 ，直接找到altera对应的行为描述文件：220model.vhd(Verilog为.h文件)，路径在安装目录找，我的路径为：D:\intelFPGA\18.1\quartus\eda\sim_lib，找到对应的模块：

 找到对应的行为描述语句：

 

参照语句自己写一段就可以 。你还可以发现，自己写其实是会比自带的IP核简单些，因为可以根据实际做一些优化。

2、D触发器，各种模式的HDL代码很多，自行搜索即可。

 像这种基本的模块，感觉应该各家的厂商都应该带有对应的库，后续若找到再更新。如果有网友有相关经验的话也欢迎分享！