乒乓buffer（国科微笔试填空）_2024年9月26日

于 2024-09-26 15:30:02 发布
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分类专栏： 手撕代码 文章标签： Verilog
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乒乓buffer是否提高了并行度？是
流水线式处理，提高并行度
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位宽为4，深度为8的sram：
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当sel拉高时，a、b模块在wren和rden有效时分别写和读；当sel拉低时，a、b模块在rdenwren有效时分别读和写
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