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非符号位：将被除数赋值于余数，检查余数是否大于或等于除数，如果是则从余数中减去除数，并将商自加1。如果余数小于除数，则停止while循环。被除数为 8bit整数，除数为 8bit整数，输出 8bit 商和 8bit 余数，所有输入输出都是有符号数。（最高位 1 代表负数，0 代表正数）

在快时钟域下单周期变化的数据是无法同步到慢时钟域下的（需使用异步fifo缓存）用一个单比特的控制信号（如数据有效信号）来同步多比特的数据信号。必须慢时钟域到快时钟域（快到慢必会丢失数据）

请设计一个断言进行如下时序检查:当信号A或者B有一个发生了从低到离跳变，接下来2~4个时钟周期内，信号C应为低电平。请使用Syslem verilog编写一段程序，利用随机变量及约束产生单调递增的激励数据，要求。2)使用包含15个元素的数组。4)首尾两端数据差为80。3)每个数据单调递增。

在快时钟域clk下对慢时钟域信号进行打拍。

当sel拉高时，a、b模块在wren和rden有效时分别写和读；当sel拉低时，a、b模块在rdenwren有效时分别读和写。乒乓buffer是否提高了并行度？流水线式处理，提高并行度。

记忆科技笔试题：检测出11011在下一个时钟周期输出一个高脉冲（宽度为一个时钟周期），检测到……11011011……认为检测到两次再输出一个高脉冲。插入寄存器打拍处理，可以在不同的时钟周期内对信号进行同步，从而减少亚稳态的风险。发送模块循环发送0-7，在每个数据传输完成后，间隔5个clk，发送下一个。

【代码】同步fifo(SV专栏) & 使用格雷码的异步fifo_2024年9月18日。

I2S master model 用clk的上升沿送数,I2S slave model用clk的下降沿采数。43、44和55行：从左到右，从高到低，在最低两位补0，将一个多bit位数据作为串行数据送出去，高位先送。I2S slave将I2S master发送来的左右声道的串行数据DATA转变为16bit的并行数据。WS为左右声道选择信号，WS高代表左声道，WS低代表右声道;WS为高和为低都持续18个周期，前面16个周期用来传输数据。如下为音频数据传输标准I2S总线的基本时序图。

【代码】可置位计数器 & 游戏机计费程序 （牛客网）_2024年8月9日。

【代码】流水线乘法器 & 交通灯 （牛客网）_2024年8月8日。

小数分频：以0.87为例：（大计数器里包小计数器：最后一个大计数器单独列为一种情况用于完成最后一个小计数器并归零大计数器）

tb只要给一下clk和rst_n即可。

【代码】uart_diver与uart_monitor的写法_2024年8月4日。

与例题的区别在于，前面的数据还需要在后面输出。