System Verilog
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23年10月到24年2月的笔记,以及verilog编程题
iKUNqa
细节成败,日积月累
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【验证步骤 & sv项目-异步fifo_2024.02.25】
功能验证DUT(待测试的设计代码)设计人员介绍DUT→验证人员讲述对DUT的理解。原创 2024-02-28 12:24:52 · 1128 阅读 · 0 评论 -
【DPI(Direct Programming Interface)_2024.02.01】
DPI接口:实现SV与C的交互。原创 2024-02-02 15:26:26 · 289 阅读 · 0 评论 -
【覆盖率采样 & 交叉覆盖率_2024.01.29】
记录每个数值被捕捉到的次数,衡量功能覆盖率的基本单位。域:可能数值的个数覆盖率:采样值的数目除以bin的数目若采样变量的域范围过大而又未指定bin,则系统默认分配64个bin,将值域范围平均分配给64个bin。原创 2024-01-30 20:04:30 · 289 阅读 · 0 评论 -
【覆盖率类型 & 覆盖策略覆盖组_2024.01.26】
覆盖率:衡量设计验证的完备性。原创 2024-01-26 18:24:08 · 347 阅读 · 0 评论 -
【SVA断言_2024.01.24】
在RTL设计中,仿真时查看异常情况,异常出现时,断言会报警,断言占整个设计的比例应不少于30%原创 2024-01-26 19:27:53 · 364 阅读 · 0 评论 -
【随机化约束控制 & 解的概率_2024.01.19】
1.constraint_mode(0)关闭约束,再用randomize()with{}重新约束。2.子类extends父类,再定义同名约束覆盖父类约束。每一次结果都不同,缺点:不知道种子号。优先级:randc>rand。执行多次是一样的,伪随机。解决方法:随机化种子。原创 2024-01-19 20:53:55 · 399 阅读 · 0 评论 -
【随机化约束的种类_2024.01.17】
rand(抓完放回)/randc(抓完不放回)进行随机,通过constraint {}约束块。约束块不像自上而下执行的程序性代码,为声明性的代码,是并行执行的;按{}中的内容分为:范围、权重、条件约束。约束表达式同时有效,取交集。对某一变量采用不同约束。原创 2024-01-17 16:31:18 · 420 阅读 · 0 评论 -
【包和线程的使用 & 多线程通信_2024.01.16】
对于硬件的过程块,不同逻辑/时序块之间的通信或者同步,实际是通过信号的变化来完成的。原创 2024-01-16 14:17:56 · 366 阅读 · 0 评论 -
【SV的虚接口_2024.01.11】
interface简化了模块之间的连接,但无法很好的适用于基于oop的测试平台,无法在program,class中进行实例化,故引入virtual interface。消除绝对路径,尽可能的减少验证代码的大面积修改。本质是指针,指向interface的指针。virtual interface是可在class中实例化的数据类型,使用virtual interface可与DUT进行间接地通信,而无需使用层次结构引用。原创 2024-01-11 15:44:15 · 486 阅读 · 0 评论 -
【SV的面向对象 & SV的类_2024.01.02】
Class类:包含变量和子程序的基本构建块Object对象:类的一个实例Handle句柄:指向对象的指针Property属性:存储数据的变量;在V中,可以是wire或reg类型Method方法:类中可以使用task或者function来定义方法以便处理自身或者外部传入的数据;在V中可在module中定义task或function,也可以使用initial或always处理数据 (SV中不可,initial和always仿真就执行,class使用时才调用)原创 2024-02-19 19:09:59 · 813 阅读 · 0 评论 -
【SV的激励时序与接口_2023.12.26】
竞争:由于每条途径延迟时间不同冒险:竞争有先有后产生毛刺。原创 2023-12-27 21:30:16 · 426 阅读 · 0 评论 -
【SV的过程语句和子程序_2023.12.25】
硬件世界:module,interface软件世界:program,class(不会综合成硬件电路)SV拓展:always -ff触发器和always -comb组合逻辑。原创 2023-12-27 17:19:40 · 490 阅读 · 0 评论 -
SV接口的驱动和采样_2023.12.27】
使用cloking block进行信号的同步在cloking block,所有信号的采样和驱动,都是和时钟同步的。原创 2023-12-29 18:34:03 · 548 阅读 · 0 评论 -
【验证概括 & SV的数据类型_2023.12.18】
声明变量一定要放在initia块前面。原创 2023-12-26 13:57:55 · 1233 阅读 · 0 评论 -
【加法减法选择计数器_2023.12.15】
【代码】【加法减法选择计数器_2023.12.15】原创 2023-12-15 17:09:47 · 387 阅读 · 0 评论 -
【同步FIFO_2023.12.13】
同步fifo,写时钟和读时钟为同一个时钟,用于交互数据缓冲fifo的深度:同一块数据内存的大小。原创 2023-12-13 16:38:34 · 404 阅读 · 0 评论 -
【Makefile & EDA工具-VCS和Verdi的使用_2023.12.9】
Linux/Unix编辑器Vim/GvimEDA工具Makefile脚本语言Perl/Python版本控制SVN/GIT。原创 2023-12-12 18:14:05 · 1246 阅读 · 0 评论 -
【状态机FSM & 序列检测 & 饮料机_2023.12.01】
同步状态机(同一脉冲边沿触发):有限个离散状态及某状之间的转移异步状态机无法综合。原创 2023-12-09 14:29:44 · 627 阅读 · 0 评论 -
【复位与释放(亚稳态)&模为60的BCD码计数器_2023.11.22】
同步复位rst、同步置数load(置数信号只有在时钟上升沿到来时才能生效)、同步清零clr同步复位:if(!else b原创 2023-11-30 19:00:17 · 600 阅读 · 0 评论 -
【for & while & task & `include的应用_2023.11.20】
for和while语句不要忘了给赋值的寄存器赋初值,二者判断条件都可以写成i < size原创 2023-11-22 14:39:29 · 386 阅读 · 0 评论 -
【Verilog & VCS仿真_2023.11.15】
HDL:硬件描述语言,并发,时序========RTL:寄存器传输级语言Verilog和VHDL的区别:VHDL侧重于系统级描述——系统级设计人员所采用,Verilog侧重于模块行为的抽象描述——电路级设计人员前端:系统级、算法级(c/matlab)、寄存器变换级(RTL Verilog/SV)后端:逻辑门级、开关级、物理(版图)级数字电路设计两个要素:线(wire)和器件(module)RTL基本单元:寄存器、ALU、MUX等电路的功能描述:算法状态机图、有限状态机、数据流图、控制流图。原创 2023-12-01 14:16:56 · 1234 阅读 · 0 评论 -
【linux常用命令 & vi编辑器_2023.11.03】
Linux/Unix(环境)EDA工具TCL(波形)SVN/GIT(版本控制)Makefile(脚本语言)Perl/Python(脚本语言)Vim/Gvim(编辑器)原创 2023-11-04 14:58:49 · 177 阅读 · 2 评论 -
【数电知识点_2023.10.28】
2|12//12=1100自下而上 商为0为止2|_ 6_…02|_ 3_…02|1…10…10.375 //0.375=0.011自上而下 小数点为0为止x 2————0.75…0x 2————1.5…1x 2————1…1。原创 2023-10-31 14:00:33 · 313 阅读 · 0 评论 -
【数字IC验证半科班历程:芯片概括_2023.10.20】
选择行业需深入了解:行业的前景,是否适合……在知乎浏览n多帖子,千人千面,褒贬不一,只能黑人问号脸。且帖子虽说明学习路线,但甚至面对缩写名词,百度后仍是一知半解,不知确切内容。我想若跟随一个人在这个行业的经历,是否心里更有着落……综合考量后(反反复复,学还是不学IC验证),我选择了报班数字验证(没有撤退可言),接下来打算(都在IC验证专栏,督促自己整理知识点),且工作以后一直记录(应该能找到工作吧),希望帮助到自学党充分了解IC验证(应该会从事IC验证不变了吧),母鸡是踏上赚钱之路or进入苦海#_#?原创 2023-10-26 15:10:47 · 172 阅读 · 0 评论