xie2012302700054-CSDN博客

转载 verilog 可综合语句与不可综合语句

可综合verilog语句（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instan...

2018-09-05 19:33:12 5420

原创 verilog 简单分频程序

偶数分频最简单二分频，在输入时钟上升沿翻转即可。N分频（N为偶数），计数器计数到N/2-1翻转。如进行4分频，count=4/2-1=1时翻转，6分频计数器计到2 翻转。程序如下，经过实测验证，正确。时序如图：可以看出，从36到42是一个周期，6分频（42-36=6）奇数分频如三分频，对计数器进行模三翻转，即计数到1和2进行翻转，可以得到占空比为1/3或2...

2018-09-05 19:25:30 29407 1

原创 xilinx ILA保存波形

保存ILA并可以在下次打开波形： 1文档UG908 Page906/907：使用TCL命令：上述语句保存ila文件，默认在c:/Users/Administrator/AppData/Roaming/Xilinx/Vivado/my_hw_ila_data_file.ila文件夹下。然后用命令：可以重新显示波形。此操作可以避免截图的缺陷，可以在任意时候再打开分析备用。...

2018-09-05 19:09:42 2111

原创 xilinx FPGA 固化代码流程

Xilinx VIVADO固化流程纯verilog工程，不涉及SDK代码的固化流程：综合，实现，生成比特流后，点击Tools—Generate Memory Cinfiguration File… 如图，选择所用FLASH的类型，设置生成mcs文件名，选择生成的比特流文件，文件保存路径自动显示为如图。板子上电，连好JTAG，Open Target后，点击Add Confi...

2018-09-05 19:03:44 15449 8

原创 System Verilog 系列学习（3）----数组、结构体和联合体

Verilog中没有结构体，用户常常以相同的字符开始或结尾来命名信号名，以此表示一组相关的信号。system verilog中增加了类似C语言中的结构体类型，可以方便的表示一组相关的信号。结构体表示如下：struct { int a,b; //32bit variables opcode_t opcode; //user-define...

2018-08-31 10:14:50 9558

原创 System Verilog 系列学习（2）----自定义数据类型和枚举类型

user-defined types Verilog中不支持用户自定义数据类型，verilog中现有的数据类型适用于RTL级和gate级建模，没有类似于C语言中的更高级的抽象数据类型。System Verilog为系统级和架构级别的建模增加了许多新类型。system verilog使用关键字 typedef 来创建自定义数据类型，一旦新的数据类型被定义，它就可以立即被使用。如：typed...

2018-08-30 21:07:04 7291

原创 System Verilog 系列学习（1）----数据类型

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2018-08-30 19:48:38 6009

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