verilog 简单分频程序

最新推荐文章于 2024-11-14 20:55:54 发布
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本文链接：https://blog.csdn.net/xie2012302700054/article/details/82429240
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本文介绍了使用Verilog实现分频器的方法，包括偶数分频和奇数分频。对于偶数分频，例如4分频和6分频，通过计数到N/2-1来翻转信号。奇数分频如3分频和5分频，通过模数计数翻转实现不同占空比。此外，还讨论了如何通过组合上升沿和下降沿计数得到占空比为50%的奇数分频时钟。
摘要由CSDN通过智能技术生成
  • 偶数分频

最简单二分频，在输入时钟上升沿翻转即可。

N分频（N为偶数），计数器计数到N/2-1翻转。如进行4分频，count=4/2-1=1时翻转，6分频计数器计到2
翻转。程序如下，经过实测验证，正确。
这里写图片描述
时序如图：可以看出，从36到42是一个周期，6分频（42-36=6）
这里写图片描述

  • 奇数分频

如三分频，对计数器进行模三翻转，即计数到1和2进行翻转，可以得到占空比为1/3或2/3的3分频时钟，程序如下：
这里写图片描述
时序结果如图所示：三分频，占空比1/3（说明上电默认clkout初值为0）
这里写图片描述
如若修改clkout初值为1，则占空比为2/3&#

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分频器是FPGA设计中使用频率非常高的基本设计之一，尽管在目前大部分设计中，广泛使用芯片厂家集成的锁相环资源，如altera 的PLL，Xilinx的DLL.来进行时钟的分频，倍频以及相移。但是对于时钟要求不高的基本设计，通过语言进行时钟的分频相移仍然非常流行，首先这种方法可以节省芯片内部的锁相环资源，再者，消耗不多的逻辑单元就可以达到对时钟操作的目的。另一方面，通过语言设计进行时钟分频，可以看出
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