晶振常用频率

已于 2022-03-09 17:15:50 修改
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文章标签： 单片机 stm32 物联网
于 2022-03-09 17:15:26 首次发布
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晶振产品常用频率，如下表所示，晶振产品类型包括：插件晶振，贴片晶振，有源晶振，VCXO压控晶振、差分晶振、声表面波谐振器、声表面波滤波器等产品类别。

32.768KHz

100KHz

200KHz

455KHz

600KHz

1MHz

1.8432MHz

2MHz

2.68MHz

3MHz

3.2MHz

3.575611MHz

3.579MHz

3.579545MHz

3.64MHz

3.6864MHz

4MHz

4.032MHz

4.09MHz

4.096MHz

4.14MHz

4.194MHz

4.195MHz

4.1952MHz

4.25MHz

4.332MHz

4.433MHz

4.433619MHz

4.49923MHz

4.5MHz

4.91MHz

4.915MHz

5MHz

5.927MHz

6MHz

6.431091MHz

6.772MHz

7.1137MHz

7.2MHz

7.2MHz

7.3728MHz

7.6MHz
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其他：http://www.q-crystal.com.cn/Index/Crystal-Products.html
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任何单片机运行的时候，根据它的工作流程，都是要先从ROM里取指令，再才能往下一步步执行的，这个取指令访问一次ROM存储器的过程的时间，就是一个。内部和外部晶振---30MHz以下的叫外部晶振，准确性和稳定性较好，受环境的影响更小，可以休眠停止来降低能耗；假设单片机的晶振频率为12MHz，意思就是一个脉冲的时间是1/12微妙，即它的时钟周期是1/12微秒。也就是说，没有晶振，就没有时钟周期，没有时钟周期，就没有程序（指令）的运行，那么单片机就无法工作。单片机它要运行指令，是建立在晶振提供的时钟频率之上的。
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很多产品上都用晶振，小到儿童玩具大到航空设备，在各路产品中小有名气。当然因为产品的不同在使用晶振上自然是不一样的，比如低端产品中使用陶瓷晶振，中端产品中使用石英插件晶振像49S封装以及圆柱插件晶体，高端产品中呢多半使用的贴片晶振，比如贴片6035、3225、2520、7050封装晶振。要求严格的都是使用进口晶振，石英振荡器。 石英晶振频率的高低对电路会造成影响吗？ 通俗意义上来讲，工作频率与工作电...
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目前，12MHz和11.0592MHz较为常见，这两种频率的晶振通常用于简单的电子产品中，价格也相对较为实惠。需要注意的是，在选择晶振时，需要注意晶振与单片机之间的兼容性。晶振的频率越高，单片机的时钟周期越短，单片机的处理速度越快。反之，晶振的频率越低，单片机的时钟周期越长，单片机的处理速度越慢。综上所述，51单片机的晶振频率是可以根据需要进行调节的，晶振频率与单片机的性能直接相关。JSK晶鸿兴提醒大家在选择晶振时，需要综合考虑单片机的型号、性能需求以及成本等因素，选择合适的晶振频率。
FPGA 晶振频率为
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<think>好的，用户现在想了解FPGA中晶振频率的设置或计算方法。首先，我需要回顾之前关于74161异步置零的讨论，确保新回答的相关性。用户可能在进行数字电路设计，尤其是计数器应用，现在转向FPGA的时钟配置。 用户之前的问题涉及计数器设计中的异步复位和毛刺问题，这可能与FPGA中的时钟管理有关。现在的问题更具体，关于晶振频率的设置和计算。需要明确，FPGA通常使用外部晶振提供时钟源，内部通过PLL或DCM进行频率合成。 首先，要解释晶振频率选择的基本原则，比如系统需求、外设接口的时序要求等。例如，UART、SPI等外设需要特定频率，而内部逻辑可能需要不同的时钟速度。然后，涉及计算方法，包括分频系数、PLL配置公式，比如输出频率等于输入频率乘以倍频因子再除以分频因子。 还要注意FPGA厂商的工具，如Xilinx的Clock Wizard或Intel的PLL IP核，这些工具简化了频率设置。需要提醒用户考虑时钟抖动、资源限制和时序约束，这些都是实际设计中的关键点。 用户可能的应用场景包括通信设备或工业自动化，因此需要强调可靠性和精确性。需要检查是否有未提及的深层需求，比如多时钟域管理或低功耗设计，但当前问题集中在频率设置的基础，应保持回答聚焦。 最后，生成的相关问题应引导用户进一步探索时钟域设计、PLL优化和时序分析，这些都是自然延伸的话题。确保引用之前的示例，如模数计数器设计，但当前问题更偏向时钟生成，需适当调整引用内容。</think>### FPGA晶振频率设置与计算方法详解 在FPGA设计中，晶振频率的选择直接影响系统时序、外设通信和逻辑资源利用率。以下是关键步骤与公式说明： --- #### 一、晶振选型基础原则 1. **系统需求匹配** - **外设接口要求**：例如UART需满足波特率精度（如115200bps），SPI/I2C需满足协议时钟频率 - **逻辑处理速度**：组合逻辑最大延迟需小于时钟周期（$T_{clk} > T_{comb\_max}$） - **时钟域规划**：多时钟域需通过PLL/DCM生成不同频率[^1] 2. **典型晶振频率示例** | 应用场景 | 常用晶振频率 | 说明 | |----------------|----------------|--------------------------| | 低速控制逻辑 | 10-50MHz | 满足基本时序收敛 | | DDR3接口 | 200-400MHz | 需PLL倍频至目标频率 | | 高速串行通信 | 125MHz/156.25MHz | 匹配SFP+光模块的SerDes速率 | --- #### 二、频率计算方法 1. **直接分频公式** 若需从晶振频率$f_{osc}$得到目标频率$f_{target}$： $$ f_{target} = \frac{f_{osc}}{N} \quad (N为整数分频系数) $$ **示例**：50MHz晶振生成1MHz时钟，需设置$N=50$ 2. **PLL配置公式** FPGA内部PLL通过倍频(M)、分频(D)实现频率合成： $$ f_{out} = f_{osc} \times \frac{M}{D \times O} $$ - $M$：倍频因子（PLL乘法器） - $D$：前置分频系数 - $O$：后置分频系数 **约束条件**：需满足PLL输入频率范围（如Xilinx 7系列PLL输入范围6-800MHz） 3. **SerDes参考时钟计算** 针对高速串行协议（如PCIe、SATA）： $$ f_{ref} = \frac{f_{line\_rate}}{(Lanes \times Encoding\_factor)} $$ - $f_{line\_rate}$：物理层线速率（如PCIe Gen3为8.0Gbps） - $Encoding\_factor$：编码效率（如8b/10b编码为0.8） --- #### 三、FPGA工具操作流程（以Xilinx Vivado为例） 1. **IP核配置** ```tcl create_ip -name clk_wiz -vendor xilinx.com -library ip -version 6.0 -module_name clk_gen set_property -dict [list CONFIG.PRIM_IN_FREQ {50} CONFIG.CLKOUT1_REQUESTED_OUT_FREQ {125}] [get_ips clk_gen] ``` - 输入50MHz晶振，输出125MHz时钟 2. **时序约束** ```tcl create_clock -period 20.000 -name clk_50m [get_ports clk_in] set_input_jitter clk_50m 0.150 ``` --- #### 四、关键设计注意事项 1. **抖动控制** - 高频时钟优先选择低抖动晶振（如<50ps RMS） - 避免长走线引入相位噪声 2. **跨时钟域同步** 使用双触发器同步器处理异步信号： ```verilog always @(posedge clk_b) begin reg_sync1 <= signal_from_clk_a; reg_sync2 <= reg_sync1; end ``` 3. **功耗优化** 动态调整时钟频率： $$ P_{dynamic} \propto C \times V^2 \times f $$ 通过门控时钟（Clock Gating）降低空闲模块功耗 --- ### 相关问题 1. 如何验证FPGA时钟树的时序稳定性？ 2. PLL环路滤波器的参数如何影响时钟质量？ 3. 在低功耗设计中如何实现动态频率切换？ [^1]: 基于FPGA的频率计与串口通信（一）
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