quartus仿真系列2：74193功能

最新推荐文章于 2024-06-09 15:33:49 发布
最新推荐文章于 2024-06-09 15:33:49 发布
阅读量2w 收藏 37
点赞数 15
分类专栏： 数电
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.csdn.net/xiong_xin/article/details/108893856
版权
  • 四位二进制同步可逆计数器，实现清楚，预置，累加计数和累减计数的功能
  • 模16计数器，构成脉冲分配器和序列发生器等逻辑器件
  • 构成模小于16的计数器
    • 利用计数器清除、预置等功能
  • 构成模大于16的计数器
    • 利用计数器的进位和借位输出脉冲，将多个74139级联

在这里插入图片描述

  • 模10计数器，1010是个暂态，实现异步清零，不需要时钟脉冲的配合
    在这里插入图片描述
  • 模147D计数器，计数器状态由146D变为147D=1001 0011B时实现清零
    在这里插入图片描述
  • 仿真结果总感觉不太对，时钟上升沿与输出信号没对准
模为十的计数器(verilog HDL)
03-29
无reset，无load的简单十位计数器的verilog HDL程序。希望对大家有所帮助
数字逻辑课程设计数字时钟
03-15
1.设计一个能显示日期、小时、分钟、秒的数字电子钟，并具有整点报时的功能。 2.由晶振电路产生1HZ标准的信号。分、秒为六十进制计数器，时为二十四进制计数器。 3.可手动校正时、分时间和日期值。
数电学号显示
最新发布
hpy3343959482的博客
06-09 1010
4 位显示： 学号显示通过FPGA实验板上的4个数码管显示，8位学号分两批依次显示，每一位以 1S 为时间间隔，依次从左往右开始显示，显示数字后保持在数码管上。总的来说，1位显示的设计思路就是设计一个模8计数器，与8位学号一一对应，然后把对应每位学号的计数器输出状态编码成此学号的译码器输入，此时模8计数器不断循环，而学号也不断循环输出.对于4位显示而言，学号有8位，每个数码管只在两个数字之间切换，这里选择锁存器控制译码器，通过计数器的输出编码成对应信号给锁存器，让锁存器在特定数字时切换，其他时间保持.
时序逻辑电路的设计(一) -- 模10的计数器电路（附Multisim）
mengshenglo的博客
03-18 1万+
其变换规律为：1、3、5、7、9、0、2、4、6、8。写出二进制可知，13579末位都为1，前三位按000，001，010，011，100排列。02468也一样，只是末位为0.所以末位从0到1可用触发器的计数功能来实现。当时钟信号（由计数器计数到0100时翻转）实现翻转，即8->1,9->0。
集成二进制同步计数器
m0_74209563的博客
05-21 3535
数字电子基础 —— 时序逻辑电路 —— 集成二进制同步计数器
模10计数器.ms13
07-13
设计一个模10的计数器，其变换规律为：1、3、5、7、9、0、2、4、6、8，间隔时间为1S，如此反复，并将数字显示在一个数码管上。要求电路具有： 1）启动开关，当该开关断开时，数码管没有显示，当开关闭合后，电路开始运行； 2）暂停键，在电路运行过程中按下此键，数码管显示停在此时正在显示的某一个数值上并保持，当再按下此键，电路继续计数显示； 3）复位按钮，当按下此按钮时，数码管显示初值为1，合上启动开关后，电路按照要求的顺序进行显示。
QUARTUS仿真技术完整指南：功能验证不再是个问题
![QUARTUS仿真技术完整指南：功能验证不再是个问题]...QUARTUS仿真技术在FPGA设计中扮演着至关重要的角色，其不仅能有效验证设计的功能正确性，还能提高设计的时序性能。本文对QUARTUS仿真技
quartus18.0编译仿真的十进制计数器
03-31
**Quartus 18.0**是Altera（现已被Intel收购）开发的一款强大的FPGA设计工具，它提供了从设计输入、综合、适配、编程到仿真等一系列完整的流程。用户可以通过图形化界面或VHDL/Verilog等硬件描述语言进行设计，并...
Quartus II 10.0 教程：从设计到仿真
Quartus II 10.0版本是这个系列的一个重要里程碑，它支持多种硬件描述语言，包括Verilog和VHDL，用于创建数字逻辑电路。教程首先强调了典型的FPGA CAD设计流程，这一流程包括以下几个关键步骤： 1. **设计输入**：...
清华FPGA-quartus实验指导书：DE2-115开发入门
Quartus提供了从设计输入、编译到配置下载整个FPGA设计流程的解决方案，包括设计的仿真、验证、分析以及优化等功能。 描述中提到的DE2-115是Altera公司生产的一款FPGA开发板，它广泛用于高校教学和工程师的个人学习...
基于FPGA的74139的功能仿真
06-01
本资源是在QUARTUSII6.0环境中，仿真74139的功能，以此可以得到其真值表，包括原理模块图和仿真波形图。
10进制计数器VHDL代码
12-23
10进制计数器VHDL代码 Library IEEE; Use IEEE.STD_LOGIC_1164.ALL; Use IEEE.STD_LOGIC_UNSIGNED.ALL; entity counter_10 is Port( reset : in std_logic; clock : in std_logic; num_out : out std_logic_vector(3 downto 0) ); end counter_10; architecture Behavior of counter_10 is signal temp: std_logic_vector(3 downto 0); begin num_out <= inner_reg; process(clock,reset)
数电课设作业：10进制计数器电路图源文件分享 -电路方案
04-20
本电路采用CD4518芯片，此芯片是二、十进制（8421编码）同步加计数器，内含两个单元的加计数器。有了计数编码输出之后，我们就要进行编码了，我们采用CD4511这样一个译码芯片，它是一个七段码译码器，具有BCD转换，消隐和锁存控制、七段译码及驱动功能的CMOS电路能提供较大的拉电流，可直接驱动共阴LED数码管。此电路可以通过脉冲信号的输入，进而进行0到99之间的计数。 4518芯片管脚功能图: 4511芯片管脚功能图: 电路原理图截图: PCB图截图:
74ls161引脚图与管脚功能表资料
07-07
74ls161引脚图与管脚功能表资料
系统功能表
03-24
系统功能表，主要讲解系统功能，请注意查收！
Quartus II 10.0 教程：含ModelSim仿真与FPGA设计流程
ModelSim，作为一款强大的仿真工具，常与Quartus II一起使用，为设计提供功能仿真。 布局布线是CAD流程中的一部分，CAD工具会决定LEs在FPGA芯片上的具体位置和互连方式。这一步骤对于优化设计的面积和性能至关重要...
74138,74139,7447,74147,74151,74153
m0_75251906的博客
11-17 2万+
工作原理：选通端S1,S2',S3'为100时可将地址端A0,A1,A2的二进制编码在Y0'～Y6'对应的输出端以低电平输出。工作原理：1S',2S'为选通端，低电平有效。A0,A1为译码地址输入端，Y0'～Y3'为低电平输出端。
74ls192/74ls193中文资料介绍-引脚图-真值表-工作原理
热门推荐
swust_long的专栏
12-12 7万+
原文：http://www.dzdlt.com/components/2010082828933.html 74LS192同步可逆递增/递减BCD 计数器 74LS193同步可逆递增/递减四位二进制计数器 特点：电路可进行反馈，而很容易的被级联。即把借位输出端和进位输出端分别反馈到后级计数器的减计数输入端和加计数输入端上即可。 ·芯片内部有级联电路  ·同步操作  ·每触发器有单独
74139译码器vhdl设计
06-23
本设计实现了74139译码器的vhdl语言实现，实现形式为行为描述方式。
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值